电路系统中的闩锁效应及其预防设计

电路系统中的闩锁效应及其预防设计

摘要：针对CMOS 集成电路的闩锁效应，围绕实际应用的电路系统中易发

生闩锁效应的几个方面进行了详细说明，提出了采用严格的上电时序、基于光

耦的电路隔离设计和热插拔模块的接口方法，可以有效地降低发生闩锁效应的

概率，从而提高电路系统的可靠性。关键词：闩锁效应：上电时序；光耦；热

插拔

O 引言毫无疑问，基于CMOS(Complementary Metal-Oxide-Semiconductor) 技术的集成电路是目前广泛应用的一种电路结构，其主要优点是低功耗、较佳

的噪声抑制能力、很高的输入阻抗等。而且，CMOS 所特有的闩锁效应(latch- up)较早就引起了关注，在1997 年，EIA／JEDEC 协会就制定了一个半静态的

闩锁效应测试方法，用以测量集成电路产品的抗闩锁能力，并定义闩锁效应的

失效判定标准。目前，公认的几个引起IC 闩锁效应的内在原因有：(1)外界

信号或者噪声干扰，一般为I／O 口处的信号翻转易使寄生NPN 与PNP 获得正

偏状态；(2)寄生三极管的电流放大系数偏大，满足βn 乘以

βp≥1；(3)衬底和阱内分布电阻分布不合理；(4)电源能提供的电流大

于等于寄生晶闸管的维持电流。因此，在制造CMOS 集成电路时，可采用如

外延衬底、倒掺杂阱、绝缘体基硅外延技术和保护环等技术，以避免闩锁效应。

具体应用集成电路时，应避免如下情况：(1)器件I／O 管脚电压超过器件供

电电压或低于地电压；(2)信号在I／O 管脚上电压或电流变化太快；(3)器件

电源管脚上出现浪涌或跌落。为克服具体应用时出现的闩锁效应，宋慧滨等

在功率集成电路的高低压之间做了一道接地的保护环，将闩锁触发电压提高一

个数量级；程晓洁等设计了稳压器的foldback 过流保护电路，不仅较好地保护

稳压器，降低系统损失的功耗，同时也降低了可能出现的闩锁效应概率；王源