数字电路设计课件-第9讲-互连

Interconnect
结构化可预测的连线结构
V SGSVS
S SV G S V
Example: Dense Wire Fabric ([Sunil Kathri])
Trade-off:
• 线间串扰电容小了40倍，
•代价： 2% 的延时开销，5％的面积和总电容开销
Also: FPGAs, VPGAs
两个信号之间增加屏蔽线，能有效地使线间电容变为一个接地电 容，从而消除干扰
不同层上信号之间的线间电容可以通过增加额外的布线层来进一 步减小
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屏蔽
屏蔽线
GND
V DD
GND
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- Effective voltage is doubled and additional charge is needed (from Q=CV)
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串扰对延时的影响
tp,k=gCw(0.38Rw+0.69RD)
Cc
Cw=cwL; Rw=rwL
r is ratio between capacitance to GND and to neighbor
在最坏情况下，g＝5，表明仅仅由于线上翻转方向的影响，导
线延时和最好情形之间就可以有500％的差别！
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CY
0.2
tXY = RY(CXY+CY)
0.15 V (Volt)
0.1
0.05
00
0.2
0.4
0.6
0.8
1
t (nsec)
Keep time-constant smaller than rise time
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克服电容串扰的方法
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数据编码消除最恶劣情形
In
Encoder
Bus
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Decoder
Out
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电容负载和电路性能
复杂的设计中单个门常常需要驱动很大的扇出 ，因而具有很大的电容负载
C XY
Y
CY PDN
CLK
X
2.5 V
0V
3 x 1 mm overlap: 0.19 V disturbance © Digital Integrated Circuits2nd
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电容串扰效应 被驱动节点
0.5
0.45
0.4
X
0.35
tr↑
VX
RY
C XY
0.3
Y
0.25
驱动大电容负载
V DD
V in
V out
CL
• Transistor Sizing • Cascaded Buffers
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使用级联缓冲器
In
1
2
Out
N
CL = 20 pFΒιβλιοθήκη Baidu
0.25 mm process F = CL/Cin = 8000
Cin = 2.5 fF
fopt = 3.6 N = 7
tp0 = 30 ps
tp = 0.97 ns
(See Chapter 5)
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▪ 总线、时钟网络、全局控制信号（set/reset) ▪ 存储器中的读写信号
最坏情形发生在芯片内外接口，此时负载有封 装导线、印刷电路板导线、连接的器件的输入 电容组成
▪ 片外负载可以大至50pF，是标准片上负载的数千倍
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9.2 INTERCONNECT
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9.2.1电容串扰效应
X
CXY
VX
Y
CY
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电容串扰效应 动态节点
V DD
CLK
In1 In2 In3
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Interconnect
解决方法（2）
可预测的结构：使用预先定义的、已知 的或保守的布线结构，保证电路既能满 足设计者提出的技术要求，又能使串扰 不会引起失效
▪ 密集型布线结构
避免最坏情形的产生
▪ 编解码技术
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数字集成电路
第九讲 互连问题
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互连参数的影响
• 降低可靠性 • 影响性能
• 增加延时 • 增加功耗
参数的分类
• 电容 • 电阻 • 电感
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衬底 GND )
(
屏蔽层
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9.2.2串扰与性能
- 当相邻的信号线向相反的方向翻转 时，延时增加
Cc
延时依赖于相邻信号线的活动
Miller 效应
- Both terminals of capacitor are switched in opposite directions
(0 Vdd, Vdd 0)
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解决方法（I）
估计和改进：经过细致的参数提取和模拟可以确 定延时的瓶颈，然后对电路进行适当的修改
▪ 最常使用的方法。 ▪ 缺点：在整个设计生产过程中需要多次的反复，费时
能动性的版图生成：在导线的布线程序中考虑相 邻导线的影响，以保证满足性能方面的要求
▪ 很有吸引力 ▪ 但是所要求的EDA工具非常复杂
避免浮空节点
▪ 对串扰敏感的节点，如预充电总线等，应当增加保持器件以降低阻抗
敏感节点应当很好地与全摆幅信号隔离
在满足时序约束的范围内尽可能加大上升（下降）时间
▪ 这会对短路功耗有影响
在敏感的低摆幅布线网络中采用差分信号传输方法，使串扰信号 变为不会影响电路工作的共模干扰信号
同一层上的两条导线平行走线的距离不要太长，减小线间电容