可编程逻辑器件设计实验报告

实验名称：Quartus II基础实验实验目的：使用Quartus II设计并完成一个简单的逻辑电路实验时间：2015年地点：803实验室学生姓名：赵佳梦学号：2012117282 实验名称：使用Quartus II设计并完成一个简单的逻辑电路1、实验步骤（1）创建工程（2）创建文件（3）编译工程（4）观察RTL视图（5）仿真2、VerilogHDL代码采用原理图输入3、RTL视图4、仿真结果装订线实验名称：第二部分：VerilogHDL基础实验实验目的：掌握Quartus II 软件的基本使用方法，完成基本时序电路设计实验时间：2015年地点：803实验室学生姓名：赵佳梦学号：2012117282实验名称：简单D触发器1、实验步骤（1）创建工程（2）创建文件（3）编译工程（4）观察RTL视图（5）仿真2、VerilogHDL代码module _DFF (clk,d,q);input clk,d;output q;reg q;always@ (posedge clk)beginq<=d;endendmodule3、RTL视图4、仿真结果装订线实验名称：第二部分：VerilogHDL基础实验实验目的：掌握Quartus II 软件的基本使用方法，完成基本时序电路设计实验时间：2015年地点：803实验室学生姓名：赵佳梦学号：2012117282实验名称：同步置数的D触发器1、实验步骤创建工程、创建文件、编译工程、观察RTL视图、仿真2、VerilogHDL代码module CFQ (clk,d,load,q);input clk,d,load;output q;reg q;always@(posedge clk)beginif(!load)q<=1;elseq<=d;endendmodule3、RTL视图4、仿真结果装订线可编程逻辑器件设计实验报告实验名称：第二部分：VerilogHDL基础实验实验目的：掌握Quartus II 软件的基本使用方法，完成基本时序电路设计实验时间：2015年地点：803实验室学生姓名：赵佳梦学号：2012117282实验名称：同步置数异步清零的D触发器1、实验步骤创建工程、创建文件、编译工程、观察RTL视图、仿真2、VerilogHDL代码module _DFf (clk,d,load,rest,q);input clk,d,load,rest;output q;reg q;always@(posedge clk or negedge rest)beginif(!rest)q<=0;else if (!load)q<=1;elseq<=d;endendmodule3、RTL视图4、仿真结果装订线实验名称：第二部分：VerilogHDL基础实验实验目的：掌握Quartus II 软件的基本使用方法，完成基本时序电路设计实验时间：2015年地点：803实验室学生姓名：赵佳梦学号：2012117282实验名称：带Q_n输出的D触发器1、实验步骤创建工程、创建文件、编译工程、观察RTL视图、仿真2、VerilogHDL代码module d_q(in,clk,q,set,a,reset,q_n);input clk,in,set,a,reset;output reg q,q_n;always@(posedge clk,negedge reset) beginq_n=~q;if(!reset)q<=0;else if(!set)q<=a;elseq<=in;end3、RTL视图4、仿真结果装订线实验名称：第二部分：VerilogHDL基础实验实验目的：掌握Quartus II 软件的基本使用方法，完成基本时序电路设计实验时间：2015年地点：803实验室学生姓名：赵佳梦学号：2012117282实验名称：4选1数据选择器1、实验步骤创建工程、创建文件、编译工程、观察RTL视图、仿真2、VerilogHDL代码module mux4_1 (in0,in1,in2,in3,s0,s1,out);input s0,s1;input in0,in1,in2,in3;output out;reg out;always@(in0,in1,in2,in3,s0,s1) begincase({s0,s1})2'b00:out<=in0;2'b01:out<=in1;2'b10:out<=in2;2'b11:out<=in3;default:out<=1'bz;endcaseendendmodule3、RTL视图4、仿真结果装订线实验名称：第二部分：VerilogHDL 基础实验实验目的：掌握Quartus II 软件的基本使用方法，完成基本时序电路设计 实验时间： 2015年 地点： 803实验室学生姓名： 赵佳梦 学号： 2012117282 实验名称：6选1数据选择器1、实验步骤创建工程、创建文件、编译工程、观察RTL 视图、仿真 2、VerilogHDL 代码module mux6_1 (in0,in1,in2,in3,in4,in5,s0,s1,s2,out); input s0,s1,s2;input in0,in1,in2,in3,in4,in5; output out; reg out;always@(in0,in1,in2,in3,in4,in5,s0,s1,s2) begincase({s0,s1,s2}) 3'b000:out<=in0; 3'b001:out<=in1; 3'b010:out<=in2; 3'b011:out<=in3; 3'b100:out<=in4; 3'b101:out<=in5; default:out<=1'bz; endcase end endmodule 3、RTL 视图装订线4、仿真结果实验名称：第二部分：VerilogHDL基础实验实验目的：掌握Quartus II 软件的基本使用方法，完成基本时序电路设计实验时间：2015年地点：803实验室学生姓名：赵佳梦学号：2012117282实验名称：38译码器（assign语句实现）1、实验步骤创建工程、创建文件、编译工程、观察RTL视图、仿真2、VerilogHDL代码module as_38(a,q);input [2:0] a;output [7:0] q;parameter m=8'b00000001;assign q=(m<<a);endmodule3、RTL视图4、仿真结果装订线实验名称：第二部分：VerilogHDL 基础实验实验目的：掌握Quartus II 软件的基本使用方法，完成基本时序电路设计 实验时间： 2015年 地点： 803实验室学生姓名： 赵佳梦 学号： 2012117282 实验名称：38译码器（always 语句实现）1、实验步骤创建工程、创建文件、编译工程、观察RTL 视图、仿真 2、VerilogHDL 代码module yima3_8(in0,in1,in2,out); input in0,in1,in2; output [7:0] out; reg [7:0] out;always@(in0,in1,in2,out) begincase({in2,in1,in0})3'b000:out<=8'b00000001; 3'b001:out<=8'b00000010; 3'b010:out<=8'b00000100; 3'b011:out<=8'b00001000; 3'b100:out<=8'b00010000; 3'b101:out<=8'b00100001; 3'b110:out<=8'b01000001; 3'b111:out<=8'b10000001; default:out<=2'bz; endcase end endmodule 3、RTL 视图装订线4、仿真结果可编程逻辑器件设计实验报告实验名称：第三部分：VerilogHDL 中级实验实验目的：加深理解，熟练操作 实验时间： 2015年 地点： 803实验室学生姓名： 赵佳梦 学号： 2012117282实验名称：设计一个模10计数器（异步清零，同步置数）1、实验步骤创建工程、创建文件、编译工程、观察RTL 视图、仿真 2、VerilogHDL 代码module m10(clk,set,reset,qout,data,cout); input clk,set,reset; input [3:0] data; output reg [3:0] qout; output reg cout; always@(posedge clk,negedge reset) begin if(!reset) begin qout<=0; cout<=0; end else if(set==0) begin qout<=data; cout<=0; endelse if(qout<9) begin qout<=qout+1; cout<=0;end else begin qout<=0; cout<=1; end end endmodule装订线3、RTL视图4、仿真结果可编程逻辑器件设计实验报告实验名称：第三部分：VerilogHDL 中级实验实验目的：加深理解，熟练操作 实验时间： 2015年 地点： 803实验室学生姓名： 赵佳梦 学号： 2012117282实验名称：设计一个模60计数器（异步清零，同步置数）1、实验步骤创建工程、创建文件、编译工程、观察RTL 视图、仿真 2、VerilogHDL 代码module m_60(clk,load,reset,a,cnt,cout); input clk,load,reset; input [5:0] a; output cout; output [5:0] cnt; reg [5:0] cnt; reg cout;always@(posedge clk or negedge reset) beginif(!reset)cnt<=6'b00_0000; else if(load) cnt<=a; else beginif(cnt<6'd59) begincnt<=cnt+1; cout<=0; end else begin cout<=1;cnt<=6'b00_0000; end end end endmodule 3、RTL 视图装订线4、仿真结果可编程逻辑器件设计实验报告实验名称：第三部分：VerilogHDL 中级实验实验目的：加深理解，熟练操作 实验时间： 2015年 地点： 803实验室学生姓名： 赵佳梦 学号： 2012117282 实验名称：设计一个BCD 码计数器1、实验步骤创建工程、创建文件、编译工程、观察RTL 视图、仿真 2、VerilogHDL 代码module add_sub(ina,inb,sum1,sum2); input [3:0] ina; input [3:0] inb; output [4:0] sum1; output [4:0] sum2; reg [4:0] sum1; reg [4:0] sum2;always@(ina,inb) beginsum1<=ina-inb; sum2<=ina+inb; end endmodule 3、RTL 视图装订线4、仿真结果可编程逻辑器件设计实验报告实验名称：第三部分：VerilogHDL 中级实验实验目的：加深理解，熟练操作 实验时间： 2015年 地点： 803实验室学生姓名： 赵佳梦 学号： 2012117282 实验名称：设计一个4bit 加减计数器1、实验步骤创建工程、创建文件、编译工程、观察RTL 视图、仿真 2、VerilogHDL 代码module add_bcd (a,clk,en,load,reset,out,cout); input [3:0] a;input clk,en,load,reset; output [3:0] out; output cout; reg [3:0] out; reg cout;always@( posedge clk or negedge reset) beginif (!reset)out<=4'b0000; else if(!load) out<=a; else if(!en) out<=out+1; elseout<=out-1; end endmodule 3、RTL 视图装订线4、仿真结果可编程逻辑器件设计实验报告实验名称：第三部分：VerilogHDL 中级实验实验目的：加深理解，熟练操作 实验时间： 2015年 地点： 803实验室学生姓名： 赵佳梦 学号： 2012117282 实验名称：设计一个2、4、8分频器1、实验步骤创建工程、创建文件、编译工程、观察RTL 视图、仿真 2、VerilogHDL 代码module div2_4_8(clk,clk_2,clk_4,clk_8); input clk;output clk_2,clk_4,clk_8; reg clk_2,clk_4,clk_8;always@(posedge clk) beginclk_2<=~clk_2; endalways@(posedge clk_2) beginclk_4<=~clk_4; endalways@(posedge clk_4) beginclk_8<=~clk_8; end endmodule 3、RTL 视图4、仿真结果装订线实验名称：第三部分：VerilogHDL中级实验实验目的：加深理解，熟练操作实验时间：2015年地点：803实验室学生姓名：赵佳梦学号：2012117282 实验名称：设计一个2N分频器1、实验步骤创建工程、创建文件、编译工程、观察RTL视图、仿真2、VerilogHDL代码module div_14(clk,out);input clk;output out;reg out;reg [2:0] temp;always@(posedge clk)beginif(temp<3'd6)temp<=temp+1'b1;elsebeginout<=~out;temp<=0;endendendmodule3、RTL视图4、仿真结果装订线实验名称：第三部分：VerilogHDL 中级实验实验目的：加深理解，熟练操作 实验时间： 2015年 地点： 803实验室学生姓名： 赵佳梦 学号： 2012117282 实验名称：设计一个M+N 分频器1、实验步骤创建工程、创建文件、编译工程、观察RTL 视图、仿真 2、VerilogHDL 代码module div5_7 (clk,out); input clk; output out; reg out;reg [3:0] cout1; reg [3:0] cout2;always @(posedge clk) beginif (cout1<4'd11) begincout1<=cout1+1; if (cout1==4'b0100) out<=~out; end else begin cout1<=0; out<=~out; end endendmodule 3、RTL 视图装订线4、仿真结果可编程逻辑器件设计实验报告实验名称：第三部分：VerilogHDL 中级实验实验目的：加深理解，熟练操作 实验时间： 2015年 地点： 803实验室学生姓名： 赵佳梦 学号： 2012117282 实验名称：设计一个17分频器1、实验步骤创建工程、创建文件、编译工程、观察RTL 视图、仿真 2、VerilogHDL 代码 module div_17(clk,out); input clk;output wire out; reg out1,out2; reg [4:0] temp1; reg [4:0] temp2;assign out=out1|out2; always @(posedge clk ) beginif(temp1<4'd9)temp1<=temp1+1; else begin temp1<=0; out1<=~out1; end end always @(negedge clk) beginif(temp2<4'd9)temp2<=temp2+1; else begin temp2<=0; out2<=~out2; end endendmodule 3、RTL 视图装订线4、仿真结果可编程逻辑器件设计实验报告实验名称：第四部分：ModuleSim 基础仿真实验实验目的：编写一个测试文件 实验时间： 2015年 地点： 803实验室学生姓名： 赵佳梦 学号： 2012117282 实验名称：对1位全加器的仿真1、实验步骤创建工程、创建文件、编译工程、观察RTL 视图、仿真 2、VerilogHDL 代码module full_add(a,b,cin,sum,cout); input a,b,cin; output sum,cout; assign sum=a^b^cin;assign cout=(a&b)|(b&cin)|(cin&a); endmodule3、软件测试代码 `timescale 1ns/1ns module full_add_tb; reg a,b,cin; wire sum,cout;parameter delay=100;full_add u1 (a,b,cin,sum,cout); initial begina=0;b=0;cin=0;#delay a=1;b=0;cin=0; #delay a=0;b=1;cin=0; #delay a=1;b=1;cin=0; #delay a=0;b=0;cin=1;#delay a=1;b=0;cin=1; #delay a=0;b=1;cin=1; #delay a=1;b=1;cin=1; #delay; end endmodule 4、仿真结果装订线可编程逻辑器件设计实验报告实验名称：第四部分：ModuleSim 基础仿真实验实验目的：编写一个测试文件 实验时间： 2015年 地点： 803实验室学生姓名： 赵佳梦 学号： 2012117282实验名称：编写一个测试文件，完成对四选一数据选择器的仿真1、实验步骤创建工程、创建文件、编译工程、观察RTL 视图、仿真 2、VerilogHDL 代码module mux4_1 (in0,in1,in2,in3,s0,s1,out); input s0,s1;input in0,in1,in2,in3; output out; reg out;always@(in0,in1,in2,in3,s0,s1) begincase({s0,s1})2'b00:out<=in0; 2'b01:out<=in1; 2'b10:out<=in2; 2'b11:out<=in3; default:out<=1'bz; endcase end endmodule3、软件测试代码 `timescale 1ns/1ns module sjxz_t;reg s0,s1,in0,in1,in2,in3;mux4_1 u1(in0,in1,in2,in3,s0,s1,out); initial begin#100 in0=1;in1=1;in2=1;in3=1;s0=0;s1=0; #100 in0=1;in1=1;in2=1;in3=1;s0=1;s1=0; #100 in0=1;in1=1;in2=1;in3=1;s0=0;s1=1; #100 in0=1;in1=1;in2=1;in3=1;s0=1;s1=1; end endmodule装订线4、仿真结果可编程逻辑器件设计实验报告实验名称：第四部分：ModuleSim 基础仿真实验 实验目的：编写一个测试文件 实验时间： 2015年 地点： 803实验室学生姓名： 赵佳梦 学号： 2012117282实验名称：编写一个测试文件，完成对模60计数器的仿真 1、实验步骤创建工程、创建文件、编译工程、观察RTL 视图、仿真2、VerilogHDL 代码module m_60(clk,load,reset,a,cnt,cout);input clk,load,reset;input [5:0] a;output cout;output [5:0] cnt;reg [5:0] cnt;reg cout;always@(posedge clk or negedge reset)beginif(!reset)cnt<=6'b00_0000;else if(load)cnt<=a;elsebeginif(cnt<6'd59)begincnt<=cnt+1;cout<=0;endelsebegincout<=1;cnt<=6'b00_0000;endendendendmodule3、软件测试代码 装 订 线`timescale 1ns/1nsmodule sjxz_t;reg s0,s1,in0,in1,in2,in3;mux4_1 u1(in0,in1,in2,in3,s0,s1,out);initialbegin#100 in0=1;in1=1;in2=1;in3=1;s0=0;s1=0;#100 in0=1;in1=1;in2=1;in3=1;s0=1;s1=0;#100 in0=1;in1=1;in2=1;in3=1;s0=0;s1=1;#100 in0=1;in1=1;in2=1;in3=1;s0=1;s1=1; endendmodule4、仿真结果可编程逻辑器件设计实验报告实验名称：第四部分：ModuleSim 基础仿真实验 实验目的：编写一个测试文件 实验时间： 2015年 地点： 803实验室学生姓名： 赵佳梦 学号： 2012117282实验名称：编写一个测试文件，完成对模60BCD 码计数器的仿真 1、实验步骤创建工程、创建文件、编译工程、观察RTL 视图、仿真2、VerilogHDL 代码module bcdm_60(clk,qout,a,reset,load);input clk,reset,load;input [7:0] a;output reg [7:0] qout;always@(posedge clk or negedge reset)beginif(!reset)qout<=8'b0000_0000;else if(load)qout<=a;else if(qout[3:0]<9)qout<=qout+1;else if(qout[7:4]<5)beginqout[7:4]<=qout[7:4]+1;qout[3:0]<=4'b0000;endelse qout[7:0]<=8'b0000_0000;endendmodule3、软件测试代码`timescale 1ns/1nsmodule bcdm_60t;reg clk,reset,load;reg [7:0] a;wire [7:0] qout;parameter delay=100;integer i; 装 订 线bcdm_60 u1(clk,qout,a,reset,load); initialbeginclk=0;reset=0;#delay clk=~clk;reset=1;#delay clk=~clk;reset=0;#delay clk=~clk;reset=0;#delay clk=~clk;reset=1;for(i=0;i<200;i=i+1)#delay clk=~clk;#delay;endendmodule4、仿真结果可编程逻辑器件设计实验报告实验名称：第四部分：ModuleSim 基础仿真实验 实验目的：编写一个测试文件 实验时间： 2015年 地点： 803实验室学生姓名： 赵佳梦 学号： 2012117282实验名称：编写一个测试文件，完成对加4bit 减计数器的仿真 1、实验步骤创建工程、创建文件、编译工程、观察RTL 视图、仿真2、VerilogHDL 代码module add_sub(ina,inb,sum1,sum2);input [3:0] ina;input [3:0] inb;output [4:0] sum1;output [4:0] sum2;reg [4:0] sum1;reg [4:0] sum2;always@(ina,inb)beginsum1<=ina-inb;sum2<=ina+inb;endendmodule3、软件测试代码`timescale 1ns/1nsmodule add_4t;reg [3:0] ina,inb;wire [4:0] sum1,sum2;parameter delay=100;add_sub u1(ina,inb,sum1,sum2);initialbegin#delay ina=6;inb=3;#delay ina=9;inb=2;#delay ina=4;inb=1;#delay ina=10;inb=12;#delay; end 装 订 线endmodule 4、仿真结果可编程逻辑器件设计实验报告实验名称：第四部分：ModuleSim 基础仿真实验 实验目的：编写一个测试文件 实验时间： 2015年 地点： 803实验室学生姓名： 赵佳梦 学号： 2012117282实验名称：编写一个测试文件，完成对分频器的仿真1、实验步骤创建工程、创建文件、编译工程、观察RTL 视图、仿真2、VerilogHDL 代码module fdiv1(clk_in,clk_14,cnt);input clk_in; output reg clk_14; output reg [2:0]cnt; initial clk_14=0;always@(posedge clk_in)beginif(cnt<6)cnt<=cnt+4'b0001;elsebegincnt<=4'b0000;clk_14<=~clk_14;endendendmodule3、软件测试代码`timescale 1ns/1nsmodule fdiv1_tb;reg clk_in; 装订 线wire [2:0]cnt;wire clk_14;parameter delay=100;fdiv1 U0(clk_in,clk_14,cnt);always #delay clk_in=~clk_in;initialbeginclk_in=1;#delay;#(delay*1000) $stop;endinitial $monitor($time,,,"clk_in=%d clr_14=%d cnt=%d",clk_in,clk_14,cnt); endmodule4、仿真结果可编程逻辑器件设计实验报告实验名称：第五部分：阻塞式赋值与非阻塞式赋值 实验目的：比较阻塞式赋值与非阻塞式赋值的区别 实验时间： 2015年 地点： 803实验室学生姓名： 赵佳梦 学号： 2012117282 实验名称：使用两种赋值方式实现B=A;C=B;赋值，并比较综合结果和仿真结果1、实验步骤创建工程、创建文件、编译工程、观察RTL 视图、仿真2、VerilogHDL 代码module zsfz(a,b,c,clk);input a,clk;output reg b,c;always@(posedge clk)beginb=a;c=b;endendmodulemodule fzsfaz(a,b,c,clk);input a,clk;output reg b,c;always@(posedge clk)beginb<=a;c<=b;endendmodule3、 RTL 视图 装 订 线4、仿真结果可编程逻辑器件设计实验报告实验名称：第五部分：阻塞式赋值与非阻塞式赋值 实验目的：比较阻塞式赋值与非阻塞式赋值的区别 实验时间： 2015年 地点： 803实验室学生姓名： 赵佳梦 学号： 2012117282 实验名称：使用两种赋值方式实现模10计数器1、实验步骤创建工程、创建文件、编译工程、观察RTL 视图、仿真2、VerilogHDL 代码module counter(clk,clr_n,Q1,Q2,C1,C2);input clk,clr_n;output[3:0]Q1,Q2;output C1,C2;reg [3:0]Q1,Q2;reg C1,C2;always @(posedge clk or negedge clr_n)if(!clr_n)beginQ1<=0;C1<=0;endelsebeginif(Q1<9)beginQ1<=Q1+1;endelsebeginQ1<=0;endif(Q1==0)C1<=1;elseC1<=0; 装 订 线endalways @(posedge clk or negedge clr_n) if(!clr_n)beginQ2=0;C2=0;endelsebeginif(Q2<9)beginQ2=Q2+1;endelsebeginQ2=0;endif(Q2==0)C2=1;elseC2=0;endendmodule3、RTL视图5、仿真结果。