基于FPGA的多功能电子万年历设计

一、电子万年历简介 (1)

二、电子万年历的工作原理 (1)

三、多功能电子万年历各功能模块实现 (3)

3.1时钟问题 (3)

3.2电子万年历的控制系统 (5)

3.3主控制模块maincontrol (6)

3.4时间及其设置模块time_auto_and_set (7)

3.3时间显示动态位选模块time_disp_select (12)

3.4显示模块disp_data_mux (13)

3.5秒表模块stopwatch (14)

3.6日期显示与设置模块date_main (15)

3.7闹钟模块alarmclock (17)

3.8分频模块fdiv (18)

四、附录 (20)

附录一电子万年历系统的Verilog HDL语言程序 (20)

一、电子万年历简介

钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能，诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、定时启闭路灯等。所有这些，都是以钟表数字化为基础的。因此，研究电子万年历及扩大其应用，有非常现实的意义。数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，因此得到了广泛的使用。电子万年历从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。本次所设计的电子万年历能显示日期、星期、时间，具有闹钟功能。二、电子万年历的工作原理

◆功能键用来选择不同的工作模式：

时间正常显示功能、时间调整与显示、秒表功能、闹钟设置与查看、日期显示、日期调整与设置。

◆调整键1：主要用于闹钟设置、日期显示与调整、秒表、时间调

整与设置中的位置选择按钮，与功能键配合使用。

●2号键功能模式，即时间调整与设置时，用作时、分、秒的移

位，按一下，将会实现“时-分-秒”的依次移位，便于在特定位

置进行调整；

●4号键功能模式，即闹钟设置与查看时，同样用作时、分、秒

的移位，按一下，将会实现“时-分-秒”的依次移位，便于在特

定位置进行调整；

●6号键功能模式，即日期调整与设置时，用作月、日的移位，

按一下，将会实现“月-日”的依次移位，便于在特定位置进行

调整。

◆调整键2：主要用于闹钟设置、日期显示与调整、秒表、时间调

整与设置中的调整按钮，与功能键配合使用。

●2号键功能模式，即时间调整与设置时，用作时、分、秒的调

整，按一下，将会使得当前调整键1选择的位置数字增加1；

●4号键功能模式，即闹钟设置与查看时，同样用作时、分、秒

的调整，按一下，将会使得当前调整键1选择的位置数字增加

1；

●6号键功能模式，即日期调整与设置时，用作月、日的移位，

按一下，将会使得当前调整键1选择的位置数字增加1。

三、多功能电子万年历各功能模块实现

3.1时钟问题

无论是用离散逻辑、可编程逻辑，还是用全定制器件实现任何数字电路，设计不良的时钟在极限温度、电压或制造工艺存在偏差的情况下将导致系统错误的行为，所以可靠的时钟设计是非常关键的。在FPGA设计时通常采用四种时钟：全局时钟、门控时钟、多级逻辑时钟和波动式时钟，多时钟系统是这四种时钟类型的任意组合。

3.1.1全局时钟

对于一个设计项目来说，全局时钟（或同步时钟）是最简单和最可预测的时钟。在FPGA设计中最好的时钟方案是：由专用的全局时钟输入引脚驱动单个主时钟去控制设计项目中的每一个触发器。FPGA 一般都具有专门的全局时钟引脚，在设计项目时应尽量采用全局时

钟，它能够提供器件中最短的时钟到输出的延时。

3.1.2门控时钟

在许多应用中，整个设计项目都采用外部的全局时钟是不可能或不实际的，所以通常用阵列时钟构成门控时钟。门控时钟常常同微处理器接口有关，例如用地址线去控制写脉冲。每当用组合逻辑来控制触发器时，通常都存在着门控时钟。在使用门控时钟时，应仔细分析时钟函数，以避免毛刺的影响。如果设计满足下述两个条件，则可以保证时钟信号不出现危险的毛刺，门控时钟就可以像全局时钟一样可靠工作：

◆驱动时钟的逻辑必须只包含一个“与门”或一个“或门”，如果采用任何附加逻辑，就会在某些工作状态下出现由于逻辑竞争而产生的毛刺。

◆逻辑门的一个输入作为实际的时钟，而该逻辑门的所有其他输入必须当成地址或控制线，它们遵守相对于时钟的建立和保持时间的约束。

3.1.3多级逻辑时钟

当产生门控时钟的组合逻辑超过一级，即超过单个的“与门”或“或门”时，该设计项目的可靠性将变得很差。在这种情况下，即使样机或仿真结果没有显示出静态险象，但实际上仍然可能存在危险，所以我们不应该用多级组合逻辑区作为触发器的时钟端。不同的系统需要采用不同的方法消除多级时钟，并没有一个固定的模式。

3.1.4波动式时钟

许多系统要求在同一设计内采用多时钟，最常见的例子是两个异步微处理器之间的接口，或微处理器和异步通信通道的接口。由于两个时钟信号之间要求一定的建立和保持时间，所以上述应用引进了附加的定时约束条件，它们会要求将某些异步信号同步化。

而在许多应用中只将异步信号同步化还是不够的，当系统中有两个或两个以上非同源时钟时，数据的建立和保持时间很难得到保证，设计人员将面临复杂的时间分析问题。最好的方法是将所有非同源时钟同步化。使用FPGA内部的锁相环（PLL）是一个效果很好的方法，但并不是所有FPGA都带有PLL，而且带有PLL功能的芯片大多价格昂贵。这时就需要使用带使能端的D触发器，并引入一个高频时钟来实现信号的同步化。

稳定可靠的时钟是保证系统可靠工作的重要条件，设计中不能够将任何可能含有毛刺的输出作为时钟信号，并且尽可能只使用一个全局时钟，对多时钟系统要特别注意异步信号和非同源时钟的同步问题。

为了获得高驱动能、低抖动时延、稳定的占空比的时钟信号，一般使用FPGA内部的专用时钟资源产生同步时序电路的主工作时钟。专用时钟资源主要指两部分，一部分是布线资源，包括全局时钟布线资源和长线资源等，另一部分则是FPGA内部的PLL。

3.2电子万年历的控制系统