倍频电路设计
光栅四倍频细分电路模块的分析与设计
给出一种新的光栅位移传感器的四倍频细分电路设计方法.采用可编程逻辑器件(CPLD)设计了一种全新的细分模块，利用Verilog HDL语言编写四倍频细分、辨向及计数模块程序,并进行了仿真.仿真结果表明，与传统方法相比，新型的设计方法开发周期短，集成度高，模块化，且修改简单容易．关键词：光栅位移传感器；四倍频细分；可编程逻辑器件(CPLD)光栅位移传感器是基于莫尔条纹测量的一种传感器，要提高其测量分辨率，对光栅输出信号进行细分处理是必要环节．在实际应用中，通常采用四倍频的方法提高定位精度．四倍频电路与判向电路设计为一个整体，称为四倍频及判向电路.能够实现四倍频的电路结构很多，但在应用中发现，由于某些四倍频电路的精度或稳定性不高,使传感器整体性能下降．作者在分析几种常见四倍频电路的基础上，针对不同的应用，设计了两种不同的四倍频电路实现方案，并对这两种方案的结构和使用方法进行了比较和仿真．1 四倍频电路设计原理光栅传感器输出两路相位相差为90的方波信号A和B.如图l所示，用A，B两相信号的脉冲数表示光栅走过的位移量，标志光栅分正向与反向移动．四倍频后的信号，经计数器计数后转化为相对位置.计数过程一般有两种实现方法：一是由微处理器内部定时计数器实现计数；二是由可逆计数器实现对正反向脉冲的计数．光栅信号A，B有以下关系．①当光栅正向移动时，光栅输出的A相信号的相位超前B相90，则在一个周期内，两相信号共有4次相对变化：00→10→11→01→00．这样,如果每发生一次变化，可逆计数器便实现一次加计数,一个周期内共可实现4次加计数，从而实现正转状态的四倍频计数．②当光栅反向移动时，光栅输出的A相信号的相位滞后于B相信号90，则一个周期内两相信号也有4次相对变化：00→01→11→10→00．同理，如果每发生一次变化，可逆计数器便实现一次减计数，在一个周期内，共可实现4次减计数，就实现了反转状态的四倍频计数．③当线路受到干扰或出现故障时,可能出现其他状态转换过程，此时计数器不进行计数操作．综合上述分析，可以作出处理模块状态转换图(见图2)，其中“+”、“-”分别表示计数器加／减1,“0”表示计数器不动作．2 传统模拟细分电路传统的倍频计数电路如图3所示，它由光栅信号检测电路，辨向细分电路，位置计数电路3部分组成．光栅信号检测电路由光敏三极管和比较器LM339组成．来自光栅的莫尔条纹照射到光敏三极管T a和Tb上，它们输出的电信号加到LM339的2个比较器的正输入端上，从LM339输出电压信号Ua,Ub整形后送到辨向电路中．芯片7495的数据输入端Dl接收Ua，D0接收Ub，接收脉冲由单片机的ALE端提供．然后信号经过与门Y1,Y2和或门E1，E2，E3组成的电路后，送到由2片74193串联组成的8位计数器．单片机通过P1口接收74193输出的8位数据，从而得到光栅的位置采用上述设计方案，往往需要增加较多的可编程计数器，电路元器件众多、结构复杂、功耗增加、稳定性下降．3 基于CPLD实现的光栅四细分、辨向电路及计数器的设计采用CPLD实现光栅传感器信号的处理示意图如图4所示，即将图3中3个部分的模拟逻辑电路全部集成在一片CPLD芯片中，实现高集成化.由于工作现场的干扰信号使得光栅尺输出波形失真，所以将脉冲信号通过40106施密特触发器及RC滤波整形后再送入CPLD，由CPLD对脉冲信号计数和判向，并将数据送入内部寄存器．3．1 CPLD芯片的选择CPLD芯片选用ALTERA公司的MAX7000系列产品EPM7128S，该芯片具有高阻抗、电可擦、在系统编程等特点，可用门单元为2 500个，管脚间最大延迟为5μs工作电压为+5 V.仿真平台采用ALTERA公司的QUARTUSⅡ进行开发设计．3．2 四细分与辨向电路四细分与辨向模块逻辑电路如图5所示，采用10MB晶振产生全局时钟CLK，假设信号A超前于B时代表指示光栅朝某一方向移动，A 滞后于B时表示光栅的反方向移动．A，B信号分别经第一级D触发器后变为A＇，B＇信号，再经过第二级D触发器后变为A″，B″信号．D 触发器对信号进行整形，消除了输入信号中的尖脉冲影响，在后续倍频电路中不再使用原始信号A，B，因而提高了系统的抗干扰性能．在四倍频辨向电路中，采用组合时序逻辑器件对A＇A″，B＇B″信号进行逻辑组合得到两路输出脉冲：当A超前于B时，ADD为加计数脉冲，MIMUS保持高电平；反之，当A滞后于B时，ADD保持高电平,MINUS为减计数脉冲．对比图5和图2可以看出，新型设计方法使用的器件数较传统方法大大减少，所以模块功耗显著降低.系统布线在芯片内部实现，抗干扰性强.由于采用的是可编程逻辑器件，对于系统的修改和升级只需要修改相关的程序语句即可，不用重新设计硬件电路和制作印刷电路板，使得系统的升级和维护的便捷性大大提高.4 四倍频细分电路模块的仿真根据图2所示的状态转换图，利用硬件描述语言Verilog HDL描述该电路功能，编程思想为将A，B某一时刻的信号值的状态合并为状态的判断标志state，并放入寄存器prestate．当A，B任一状态发生变化时，state值即发生改变，将此时的state值与上一时刻的prestate 进行比较，则能根据A，B两个脉冲的状态相对变化确定计数值db的加减，得出计数器输出值的加减标志．仿真结果如图6所示．当信号A上跳沿超前于B时，计数值db进行正向计数；当A上跳沿滞后于B时，计数值db进行反向计数．即db将细分、辨向、计数集于一身，较好地实现了光栅细分功能．比较图3和图5可以看出，用FPGA设计信号处理模块，设计过程和电路结构更加简洁.另外,在应用中需注意FPGA时钟周期应小于光栅信号脉冲的1／4.5 结论①新型设计方法结构简单，集成度高，比传统设计方法所用器件数大大减少．②集成化设计使系统功耗降低，抗干扰性增强．③用Verilog HDL设计电路，改变电路结构只需修改程序即可，且系统维护和升级的便捷性提高．。
简易倍频放大电路课程设计
课程设计报告电路与电子技术课程设计简易倍频发大电路的设计与制作学生姓名学号所在学院专业名称班级指导教师成绩二〇一三年六月课程设计任务书简易倍频放大电路的设计与制作内容摘要：倍频放大电路实际上就是将输入信号频率成整数倍（2倍、3倍……n倍）增加的电路。
它主要用于甚高频无线电发射机或其它电子设增加的电路。
随着现代通信技术的日益发展，倍频技术应用的领域也越来越广。
实现倍频主要有三种方法：傅里叶法，锁相环法，参量法.传统倍频电路利用R C微分电路和施密特触发与非门分别检出脉冲的上升沿和下降沿，然后经过一个输入端或门叠加输出。
电路能够完成信号的倍频工作，但实现起来比较繁琐，电路工作稳定性差。
为克服上述电路设计方法的缺陷，便于电路调试，我设计了一种全数字型倍频电路。
在此电路中，输入脉冲由A点输入，由时钟C LK上升沿打入D触发器1，D触发器1输出信号B，B信号在下一个时钟的上升沿被打入下一级D触发器2，D触发器2输出信号C，再将B、C信号异或，即可得到脉冲宽度为一个时钟周期的倍频信号。
采用这种方法实现的电路输出信号的脉冲宽度可由输入时钟周期的大小随意调节，唯一的要求是时钟的频率要大于两倍的输入信号的频率。
关键词：倍频电路数字型时钟CLK D触发器Design and manufacture of a kind of simple Multiplefrequency amplifierAbstract：Frequency amplifier circuit is actually the frequency of the input signal into integer (2 times, 3 times， N times) increased circuit. It is mainly used for VHF radio transmitter or other electronic equipment to increase the circuit. With the development of modern communication technology, the application of frequency doubling technology becomes more and more wide. Realization of frequency has mainly three kinds of methods: Fourier method, PLL, parametric method. The traditional frequency multiplier circuit using RC differential circuit and Schmidt trigger NANDgate were rising and falling edge of pulse, and then through an input or output. The circuit can complete the work of the signal of frequency multiplication, it is more tedious, circuit stability.In order to overcome the defect in the circuit design method, and let it be convenient for circuit debugging, I design a digital frequency multiplier circuit. In this circuit, Inputting the input pulse by the A point, along into the D flip-flop 1 by the leading-edge clock CLK, D flip-flop 2 output signal B, signal B rise on the next clock edge into the next level of D 2 triggers, D flip-flop 2 output signal C, then signal B and signal C would be obtained by XOR, pulse width of frequency doubling signal clock cycle a. The pulse width circuit output signal of realization of this method can be freely adjusted the size of input clock cycle, the only requirement is the input clock frequency must be greater than two times the frequency.Keywords：clock multiplier amplifier circuit clock CLK D flip-flop digital目录前言 (5)1倍频的3种方法 (5)1.1傅里叶法 (5)1.2锁相环法 (6)1.3参量法 (7)2 钟控D触发器 (8)2.1电路组成和工作原理 (9)2.2功能描述 (9)3主要芯片介绍 (11)3.1 74LS375简介 (11)3.1.1引出端符号： (11)3.1.2外接管腿： (11)3.1.3逻辑图如下 (12)3.1.4功能表： (12)3.1.5推荐工作条件 (12)3.1.6静态特性（TA为工作环境温度范围） (12)4电路原理 (13)4.1传统倍频电路的缺陷 (13)4.2全新数字型倍频电路 (14)5电路的组装和调试 (15)5.1电路的组装 (15)5.2整机的布线存在 (15)6结束语 (16)附录： (18)附录1设计需要的仪器和元件 (18)附录2实物图 (18)参考文献： (19)简易倍频放大电路前言倍频器的工作原理：倍频器是一种将输入信号频率成整数倍（2倍、3倍n倍）增加的电路。
倍频电路设计范文
倍频电路设计范文倍频电路是一种通过倍频器将信号频率倍增的电路。
在许多应用中，需要将信号频率倍增，比如在通信领域中将低频信号转换为高频信号，以增加传输距离和可靠性。
倍频电路设计需要根据具体的应用需求和信号特性，选择合适的倍频器电路和参数。
常用的倍频器电路有倍频整波电路、倍频整数倍电路和倍频锁相环电路。
倍频整波电路通过整流和滤波将信号频率倍增，适用于低功率小幅度信号的倍频。
倍频整数倍电路则是通过电路中的倍频元件（如倍频器二极管、倍频晶体管）将信号频率乘以整数倍。
倍频锁相环电路则是通过锁定一个参考频率，并通过控制多级倍频器的相位和频率来实现信号频率倍增。
在设计倍频电路时，首先要确定输入信号的频率范围、幅度和功率。
然后选择合适的倍频器电路和倍频器元件。
对于倍频整波电路，可以选择使用整流电路和滤波电路，如谐振电路和低通滤波器。
对于倍频整数倍电路，可以选择使用适合的倍频器元件，如倍频晶体管、倍频二极管等。
对于倍频锁相环电路，需要选择合适的相位比较器、VCO（压控振荡器）和分频器等。
在设计倍频电路时，还需要考虑电路的带宽、失真、稳定性和功耗等方面的问题。
带宽要求决定了电路的频率响应范围，失真要求决定了电路的非线性和波形失真程度，稳定性要求决定了电路的抗干扰能力和稳定性，功耗要求决定了电路的能效。
总之，倍频电路设计需要根据具体应用需求和信号特性，选择合适的倍频器电路和元件，考虑电路的带宽、失真、稳定性和功耗等方面的问题，并可以使用仿真软件进行模拟和分析。
这样可以设计出满足要求的倍频电路，提高信号处理和传输的效果。
高频倍频器三倍频器电路设计
西安航空学院高频电子线路课程设计题目： 3倍频器电路设计专业班级：电信1431 学号： 46 学生姓名：**指导教师：教师职称：起止时间： 2012.12.29——2013.1.6 课程设计（论文）任务及评语目录第一章倍频器工作原理分析 01.1工作原理 01.2晶体管倍频原理电路、工作状态及其特点 (1)第二章丙类倍频器功效分析 (3)第三章三倍频器的主要质量指标 (6)3.1 变频增益 (6)3.2 失真和干扰 (6)3.3 选择性 (6)3.4噪声系数 (6)第四章电路设计与仿真 (7)第五章设计分析与总结 (9)参考文献 .................................................. 错误!未定义书签。
第一章 倍频器工作原理分析1.1工作原理倍频器（Frequency double ）是一种输出频率等于输入频率整数倍的电路，用以提高频率，如下图所示的例子。
图1.1倍频器的应用采用倍频器以下优点：发射机的主振频率可以降低，这对稳频是有利的。
因为振荡器的频率越高，频率稳定度就越低。
一般主振频率不宜超过5MHz 。
因此，发射频率高于5MHz 的发射机，一般宜采用倍频器。
在采用石英晶体稳频时，振荡频率越高，石英晶体越薄，越易震碎。
一般来说，最薄的石英晶体的固有振荡频率限制在20MHz 以下。
超过这一频率，就宜在石英振荡器后面采用倍频器。
如果中间级既可以工作在放大状态，也可以工作于倍频状态，那么就可以在不扩展主振波段的的情况下，扩展发射机的波段。
这对稳频是有利的，因为振荡波段越窄，频率稳定度就越高。
倍频器的输入与输出不同，因而减弱了寄生耦合，使发射机的工作稳定性提高。
如果是高频或调相发射机，则可采用倍频器来加大频移或相移，亦即加深调制度。
在超高频段难以获得足够的功率，可采用参量倍频器将频率较低、功率较大的信号转变为频率较高、功率亦较大的输出信号。
倍频器按其工作原理可分为三类。
基于CPLD的全数字倍频电路设计
２ ０ １ ３年 ３ 期 （ 上）
基于 Ｃ Ｐ Ｌ Ｄ的全数字倍频电路设计
魏达 （ 西安 外事学院 陕西 西安 ７ １ ０ ０ ７ ７ ）
￣ ｉ ｉ － Ｊ ｔ － ：随 着＇ Ｅ － ｔ － 技 术的发展 ，当前数字 系统的设计正朝着速度 快、容量 大、体积小、重量轻 的方向发展 。推动该潮流迅猛发展的引擎就是 日 趋进步和完善的设
象。 ３总体设计 锁相环倍频系统 由两块 Ｃ Ｍ Ｏ Ｓ 集成电路 Ｃ Ｄ ４ ０ ４ ６ 、Ｃ Ｄ ４ ５ １ ８等元件组成 。Ｃ Ｄ ４ Ｏ ４ ６是 双十进制 同步计数器 ， 在锁相环倍频 电路 的 反馈支路 中，作 Ｎ ＝ １ ０ ０ 分频器 ；Ｃ Ｄ ４ ０ ４ ６ 为 数字锁相环 ，内部由两个相位 比较器 、 压控 振荡器 Ｖ Ｃ Ｄ（ 附有跟随器 ）、稳压管组成。
品。
基于 Ｃ Ｐ Ｌ Ｄ的数字频率计设计 ．它 由锁 相环倍频器 、及基 于 Ｃ Ｐ Ｌ Ｄ的测频单元两部 分组成 ， 可 以将 待测频率放大一百倍之后通 过测频单元 ，由于 Ｃ Ｐ Ｌ Ｄ往往存在一个波形 的误差 ，将待测频率放大一百倍后，误差变 为 以前 的百分之一 ， 这样就大大提高了测频 计 的精度 。 传统 的频率计直接测量低频的待 测频率 ，精度不高 ，本设计改善 了这点 。 １系统顶层 电路设计 基于 Ｃ Ｐ Ｌ Ｄ的数字 频率计设计 ，它 由锁 相环倍频器 、及基 于 Ｃ Ｐ Ｌ Ｄ的测频单元两部 分组成 ， 可 以将待测频率放大一百倍之后 通 过测频单元 ，由于 Ｃ Ｐ Ｌ Ｄ往往存在一个 波形 的误差 ，将待测频率放大一 百倍后 ，误差变 为 以前 的百分之一 ， 这样就大大提高了测频 计 的精度 。 传统 的频率计直接测量低频 的待 测频率 ，精度不高 ，本设计改善了这点 。 ２方案选择 基于 Ｃ Ｐ Ｌ Ｄ的数字频率计 ：该方案选择 Ｑ Ｕ Ａ Ｒ Ｔ Ｕ Ｓ作为软件平台 ，用 Ｅ Ｐ Ｍ ２ ４ ０核 心 板及外 围硬件实现数字频率计的功能。 倍频器工作 原理 电路 （ ａ ） 倍频 电路可 以把待测频率放大 １ ０ ０ 倍后通过测频单元 ，进 而通过 Ｌ Ｅ Ｄ显示控制模块及七段译 码模块将锁存器 中的数通过数码管输 出。 基于 Ｃ Ｐ Ｌ Ｄ的数字频率计 ：主控制模块 的输入为一个 １ Ｈ ｚ 的时钟信 号， 并 为整个程 序提供计数信号 ， 计数器清零信号及锁存信 号， 将 １ Ｈ ｚ 的时钟信号二分频作为计数使能 信号 ，将这个使能信号反相 １ ８ ０ 。作 为锁存 器的锁存信号 ，清零端在锁存后的 ０ ． ５ 秒给 计数器清零 。 控制 电路为整个频率计提供工 作时序 ，控制器能在无延时的条件下工作 。 是每个模块正常工作的前提条件。 锁相环倍频器属于高频电子的范 围， 焊 接 时各个焊点之间可能形成耦合电容 ，由此 会对 电路测试产生一定的影响 ； 合适 的工作 电压对于电路正常工作也非常重要 ， 如果不 在合 适 的电压下 工作 也不会 产生倍 频的现
高频谐振功率放大及倍频实验电路设计浅析
高频谐振功率放大和倍频作为高频电子线路的重要知识 点，其将高频振荡、甲乙类谐振放大、丙类谐振功率和倍频电 路等融合起来，其中，冰雷功放通过应用并馈串联谐振实现功 率放大，为后续电路的设计奠定了基础。
1 高频谐振功率放大和倍频实验原理分析
高频谐振功放晶体管馈电方式包括串联馈电和并联馈电 两种，而这两种方式的电源电压都是位于集电极上，二者的区 别主要是滤波匹配网络接入不同。串联馈电滤波网络位于直流 高电位，网络元件无法直接接地，并联馈电位于直流地电位， 网络元件能够直接接地，安装也更加便利[1]。但是，高频扼流 圈并联琵琶网络会导致分布参数对网络调谐产生影响。谐振回 路也分成了并联谐振、串联谐振两种方式，当前大部分资料主 要介绍了串馈并联谐振，对于并馈串联谐振的研究比较少。因 此，本文以并馈串联谐振为对象展开研究。
2.2 测试分析 本文的电路设计测试时，通过设计的匹配网络参数对乙类 放大器输出电压进行调整，将其调整成5/12，正弦波，通过级 间匹配网络可得2/12正弦信号，利用跳线对功放负载电阻进行 选择，得到输出电波。 在分析放大器负载特性时，若负载回路谐振可以将负载电 阻改变，进而得到负载特性。功率管基极输入信号2/12，谐振功 放负载电阻得以改变，采用示波器对负载两边输出电压进行观 察，并记录数据，绘制曲线图。当负载电阻上升时，放大器会从 欠压状态进入到过压状态，电流脉冲也形成了凹陷型的脉冲波。
TECHNOLOGY AND INFORMATION
工业与信息化
高频谐振功率放大及倍频实验电路设计浅析
徐海飞 符宇鑫 盛晓春 任恒志 四川九洲电器集团有限责任公司 四川 绵阳 621000
摘 要 作为电子通信专业的基础课程之一，高频电子线路主要是学习电子元器件、模拟电路和电路系统，并掌握 高频电子线路概念及其原理，同时掌握非线性电路分析设计方法，为学习电子系统工程奠定坚实的基础。基于此， 本文就高频谐振功率放大和倍频实验电路设计展开研究，首先阐述了其原理，其次对电路设计和分析进行了研究， 希望能够了解谐振功放知识，并掌握倍频电路相关内容。 关键词 高频谐振功率放大；倍频试验电路；设计
方波倍频电路
方波倍频电路1. 引言方波倍频电路是一种重要的电子电路，用于将输入信号的频率倍增。
它广泛应用于通信系统、计算机科学和工业控制等领域。
本文将介绍方波倍频电路的原理、设计和应用。
2. 原理方波倍频电路通过对输入信号进行特定的处理，产生输出信号的频率是输入信号频率的整数倍。
其主要原理是利用非线性元件（如二极管）的特性，在输入信号经过处理后，提取出其谐波成分。
方波倍频电路通常包括以下组成部分：2.1. 输入滤波器输入滤波器用于去除输入信号中的高频噪声和杂散成分，确保只有所需的基本频率成分进入后续处理阶段。
常见的输入滤波器包括低通滤波器和带通滤波器。
2.2. 非线性元件非线性元件是方波倍频电路中最关键的部分。
它们可以将输入信号转换为含有更高次谐波成分的输出信号。
常见的非线性元件有二极管、晶体管等。
2.3. 输出滤波器输出滤波器用于去除输出信号中的高次谐波成分，保留所需的倍频信号。
常见的输出滤波器包括带通滤波器和低通滤波器。
3. 设计步骤设计方波倍频电路需要经过以下步骤：3.1. 确定倍频倍数根据应用需求，确定所需的倍频倍数。
例如，如果需要将输入信号的频率提高到原来的两倍，则倍频倍数为2。
3.2. 选择非线性元件根据所需的倍频倍数和输入信号的特性，选择合适的非线性元件。
不同的非线性元件具有不同的特性，对于不同的应用场景有不同的适用性。
3.3. 设计输入滤波器根据输入信号的特性和所选非线性元件，设计合适的输入滤波器。
输入滤波器可以去除输入信号中不需要的成分，减少后续处理阶段对于高频噪声和杂散成分的干扰。
3.4. 设计输出滤波器根据所需输出信号的特性和所选非线性元件，设计合适的输出滤波器。
输出滤波器可以去除输出信号中不需要的高次谐波成分，保留所需的倍频信号。
3.5. 组装和调试电路根据设计结果，组装电路并进行调试。
在调试过程中，需要注意电路的稳定性、幅度和相位失真等问题。
4. 应用方波倍频电路在各个领域都有广泛的应用。
倍频器电路设计
倍频器电路设计
倍频器电路设计需要考虑以下几个方面：
1.输入频率和倍频系数：倍频器电路的输入频率和倍频系数是设计的基础，需要根据实际需求来确定。
2.电路结构：倍频器电路可以采用不同的结构，如RC 振荡器、LC振荡器、石英晶体振荡器等。
不同的结构具有不同的特点，需要根据实际需求来选择。
3.滤波器设计：倍频器电路中的滤波器用于滤除不需要的谐波和噪声，保证输出信号的纯净度。
需要根据实际需求来设计滤波器的类型和参数。
4.放大器设计：倍频器电路中的放大器用于放大输出信号，提高信号的幅度和功率。
需要根据实际需求来设计放大器的类型和参数。
5.相位检测和调整：倍频器电路中的相位检测和调整用于保证输出信号的相位与输入信号保持一致。
需要根据实际需求来设计相位检测和调整电路。
在具体设计过程中，可以采用以下步骤：
1.确定输入频率和倍频系数，选择合适的电路结构。
2.设计滤波器，滤除不需要的谐波和噪声。
3.设计放大器，放大输出信号的幅度和功率。
4.设计相位检测和调整电路，保证输出信号的相位与输入信号保持一致。
5.整体调试，检查各部分的工作状态，确保电路的稳定性和可靠性。
要注意的是，倍频器电路设计涉及到多个领域的知识，需要综合考虑各种因素，包括电路原理、电子元件、电路板设计等。
因此，在进行倍频器电路设计时，需要具备扎实的电子技术基础和丰富的实践经验。
倍频电路设计.
2013 ~ 2014 学年第 1 学期《高频电子线路》课程设计报告题目：信号的幅度调制—倍频电路的设计专业：通信工程班级： 11通信2班姓名：王来军张睿王东晨关培蕾孟雪赵桃桃指导教师：王银花电气工程系2013年12月28日《信号的幅度调制—倍频电路的设计》课程设计任务书摘要倍频是信号振幅调制的一个单元电路。
倍频器广泛应用于无线电通信发射机或其它电子设备的中间级。
在用倍频实现高频、高稳微波振荡源的过程中，倍频器倍频效率的高低不仅对简化电路和保持电路稳定性影响较大，而且对整个电路杂散、谐波的抑制都起着重要作用。
倍频器的作用是将输入信号频率值成整数倍（2倍、3倍…n倍）增加的电路。
本文研究的即是利用集成锁相环芯片来实现倍频的。
通过适当配置集成锁相环芯片，并将VCO输出进行N分频，即可实现N 倍频。
本次设计采用的集成锁相环芯片是高频模拟锁相环NE564。
关键词：倍频;集成锁相环;分频;VCO;NE564目录《信号的幅度调制—倍频电路的设计》课程设计任务书 (II)摘要...................................................................................................................... I II 目录............................................................................................................................ I V 第一章方案论证及选择 (1)1.1实现倍频方法 (1)1.2整体方案介绍 (2)第二章各部分原理分析 (4)2.1压控振荡器部分 (4)2.2鉴相器部分 (4)2.3环路滤波器部分 (5)2.4锁相环工作过程的定性分析 (6)第三章整体电路设计与参数计算 (9)3.1主要芯片介绍 (9)3.1.1集成锁相环NE564 (9)3.1.2 集成计数器74LS193及两4输入与非门74LS20 (10)3.2整体电路 (10)3.2.1 分频部分电路 (10)3.2.2 整体电路 (11)3.3参数计算 (12)3.4实验结果仿真与分析 (13)第四章小结与体会 (15)附录 (16)材料清单 (16)参考文献 (17)答辩记录及评分表 (18)第一章 方案论证及选择1.1 实现倍频方法 一、傅里叶法这是一种最简单的模拟倍频方式，它采用了傅里叶级数。
倍频器电路设计 -回复
倍频器电路设计-回复什么是倍频器电路设计？倍频器电路设计是一种用于将输入信号频率倍增的电路。
它可以通过改变输入信号频率的周期来实现输出信号的频率加倍。
在现代电子设备中，倍频器电路被广泛应用于通信、雷达、医疗设备和其他高频应用领域。
实现倍频器电路的一种常见方法是使用锁相环（PLL）技术。
锁相环是一种反馈系统，通过比较输入信号与输出信号的频率相位差，并利用反馈调整输出信号频率，从而实现倍频效果。
锁相环电路由相位检测器、低通滤波器、电压控制振荡器和分频器等组成。
下面我们将一步一步介绍如何设计一个简单的倍频器电路。
第一步，选择合适的锁相环芯片。
在倍频器电路设计中，选择合适的锁相环芯片非常关键。
通常，我们需要考虑的因素包括工作频率范围、相位检测灵敏度、锁定时间和功耗等。
根据具体需求，选择适合的芯片型号。
第二步，确定输入和输出频率。
根据应用要求，确定输入信号和输出信号的频率范围。
例如，如果输入信号频率为100MHz，我们希望输出信号频率为倍增后的200MHz，那么我们需要设计一个2倍频的电路。
第三步，设计相位检测器。
相位检测器用于检测输入信号和输出信号的相位差，并将其转换为电压信号。
在设计相位检测器时，我们可以选择常见的相位频率检测器（PFD），根据芯片手册提供的电路设计指南，确定合适的元器件参数和连接方式。
第四步，设计低通滤波器。
低通滤波器用于滤除相位检测器输出中的高频杂波和噪声，得到稳定的控制电压。
在设计低通滤波器时，我们需要根据频率要求选择合适的电阻和电容值，以及滤波器的截止频率。
第五步，设计电压控制振荡器。
电压控制振荡器（VCO）根据输入的控制电压调整输出信号的频率。
在设计电压控制振荡器时，我们需要选择适当的电感、电容和电阻等元件，并根据芯片手册提供的设计指南确定合适的参数。
第六步，设计分频器。
分频器用于将VCO输出的高频信号进行分频，从而得到期望的倍频输出。
在设计分频器时，我们需要根据倍频系数确定适当的分频比，并选择合适的计数器电路或专用分频器芯片。
CD4046的倍频电路设计
CD4046的倍频电路设计
设计项⽬：基于CD4046的倍频电路设计
使⽤TI产品及设计过程：本设计采⽤锁相环芯⽚CD4046和分频器CD4040实现，效果良好，CD4046压控振荡输出到分频器CD4040的时钟输⼊端，经分频后回馈到CD4046的鉴相器输⼊端，和待倍频的输⼊信号进⾏相位⽐较，得出的相位差经过低通滤波器产⽣⼀个控制电压调节压控振荡器的输出振荡频率，当鉴相器的两输⼊端频率相位⼀样时（即相位锁定），压控振荡器的输出频率即为倍频和的频率。
整个电路如附件所⽰。
我在采⽤CD4046+CD4040进⾏倍频电路设计过程中⾛了很多弯路，总结⼀下以供⼤家参考：1、芯⽚外围电路参数的选择应严格按照DATASHEET上的要求进⾏选择。
2、倍频的倍数不能太⼤，太⼤的话会造成倍频出来的结果很不稳定。
3、准确选择R1、C1和R2的参数，这三项的参数如果设置不正确将会造成倍频输出不对的结果。
您的感想：通过这次设计使我充分掌握了分频和倍频的原理以及实现⽅法。
倍频电路与分频电路的设计
课程设计说明书课程名称：模拟电子技术课程设计题目：倍频电路与分频电路的设计学生姓名：专业：班级：学号：指导教师：日期：年月日一、设计任务与要求1. 设计一倍频电路,能完成2倍频、4倍频甚至更多功能;且这些倍频能可用通过拨动开关转换;振荡电路自行设计、制作,振荡频率应不低于11MHZ晶振来完成；2. 设计一分频电路,能完成1/2分频、1/4分频甚至更低功能;且这些分频能通过拨动开关转换;振荡电路自行设计、制作,振荡频率应不低于11MHZ可用晶振来完成;二、方案设计与论证随着通信技术的日益发展,倍频技术应用的领域也日益增长;例如CPU的倍频,最初CPU的速度与系统总线的速度是一样的,但随着CPU的速度要求越高,相应的倍频技术也就得到了迅速的发展;其工作原理是使系统总线工作在低频状态,而CPU的运行速度可以通过倍频技术来提升;改变频率的方法有很多种,本文只讨论几种：傅里叶法,锁相环法及乘法器与滤波器法;方案一、傅里叶法：这是一种最简单的变频方式,它采用了傅里叶级数;任何一个周期信号都能表示为其基波和其谐波的和,如果将变换振荡电路输出的正弦波为方波,那它可以用一下的公式表示：接着就需要选择正确的谐波,接着可以通过一个带通滤波器来选择所需的谐波;缺陷：自适用于低频;方案二、锁相环法：在这个方法中,其输出频率不是直接是基准频率的输出,而是通过一个电压控制的振荡电路输出,它是通过一个相位比较器和基准电路频率同步;要被比较的频率是要除以倍频因子;由于频率的分割,压控振荡电路必须产生一个乘以n的频率;此过程便实现了频率的改变;局限：在大的频率范围内容易实现,起抖动差;方案三、乘法器和滤波器法：此方法是,首先建立一个振荡电路,使其产生正弦波,而后通过一个乘法器,使其实现倍频,再通过一个滤波器,选择我们需要的频率,从而实现倍频;分频是通过JK触发器实现,其原理是利用JK触发器的保持及翻转功能,实现分频,再通过一个滤波整流电路,得到所需的基波;其大致框图如下图1：图1三、单元电路设计与参数计算1、 LC三点式正弦波振荡电路原理图如下图2所示,其中包括输入滤波电路和输出滤波电路,消除噪音信号;其产生的正弦波频率主要与C1、C6和L3相关;计算公式如下：图22、倍频实现电路如下图3所示,其中包括乘法电路和选频滤波电路,分别实现二倍频和四倍频;用乘法器实现倍频原理：有公式如22cos1sin2wxwx-=）（,通公式可知,乘法器可实现倍频功能,同时也带来直流分量;所以,在其后有整流选频滤波电路,实现去高频和直流分量功能;而选频的计算公式如下：图33、分频电路如图4所示,其中包括JK触发器,和选频整流滤波电路;JK触发器是实现分频,其原理是利用JK触发器的保持和翻转功能实现分频,产生方波;然后通过选频滤波电路实现选频和滤波,去除方波中的高频谐波部分和直流分量,保持基波,使其产生正弦波;其计算公式如下：图4四、总原理图及元器件清单1．总原理图2．元件清单型号参数名称五、安装与调试1、在LC 三点式正弦波振荡电路中,只需讨论其输出频率相关的元器件参数,我们需要其输出的是大于12MHz 的频率,由图2可知,影响其输出频率的元器件是C1,C6和L3,其输出频率计算公式如下：代人参数算出结果为f=13.2MHz,而经过调试结果表明,其结果是正确的,结果如图5所示：图5图6 图7 2、在倍频放大电路中,其中乘法器和选频整流滤波电路可实现二倍频和四倍频,乘法器实现频率的放大,而滤波电路实现去除直流和高频分量;其所用到的公式如下：22cos 1sin 2wx wx -=）（ , LCf π21= 其二倍频的组成元件为C8=1pf 和L6=34uH,四倍频的组成元件为C9=1pf 和L7=8.54uH,代人公式分别得f2=26.4MHz,f4=52.8MHz;测试结果如图6、7所示;3、在分频电路中,其由JK 触发器及选频整流滤波电路组成,如图4所示;JK 触发器利用其保持及翻转特性,把正弦波转换成方波并实现分频,然后经过选频滤波电路转换为二分频和四分频的正弦波;所用到的公式如下：选频整流滤波电路的二分频和四分频电路分别由C10=1pf和L4=0.54uH、及C11=1pf和L5=2.16uH组成,其分别代入公式得f’2=6.5MHz,f’4=3.2MHz;测试结果如图8、9所示;图8 图9六、性能测试与分析1、LC三点式正弦波振荡电路此振荡电路可实现5-30MHz范围的频率,可以通过改变C6来控制;刚开始时,输入的直流电源和输出的正弦波没有经过滤波而得到的正弦波是很不稳定,后来经过查阅资料及与同学讨论,我才发现输入的直流电源也是有噪音波的,但后来发现在输入直流电源加了滤波后还是效果不大,最后在输出的正弦波也加滤波后,图形才稳定下来;如图10所示;2、二、四倍频电路如图3所示,初始时并不了解要在乘法器后加选频整流滤波电路,就直接输出了;不过图形是不进人意,因为在正弦波相乘后会有直流分量和一些高频谐波;后来在其后加了滤波电路,效果便出来了,如图10所示;3、二、四倍频电路如图4所示,开始时我也没有加选频整流滤波电路,输出的是能实现分频的方波,后来经过了解到方波含有基波及许多高频谐波和直流分量,这是傅里叶的知识;然后我设计了选频整流滤波电路,使其只输出基波;如图11所示;图10 图11七、结论与心得1、结论：本次课程设计,在完成倍频电路和分频电路的设计中,本文采用的乘法器和滤波整流电路实现了倍频功能,采用JK触发器和滤波整流电路实现了分频功能;实验表明,此方案是可行的;2、心得：通过为期两周的模电课程设计,我重新温习了一遍模电书,收益匪浅;俗话说得好啊,纸上得来终觉浅,要知此事须躬行;以前学习模拟电子技术这门课程,现在看来都是理论的知识,只是知道一个概念,只会考试做题,这便失去了学习模电知识的真正的作用;在刚开始做课程设计时,我面对着要选的题目一无所知,完全不知知道那个跟那个,对应的题目要用到哪些知识点来做都不知道,这时我才意识到平时只会考试的结果;这时我又想起了一句话：面对要学习的东西,如果你只是去看,那你只是能得到10%；如果你只是去听,那你能得到15%；而如果你去实践了,那你能得到80%;现在我才真正理解这话的意义;我们要学习,我们更要学而智用;在整个课程设计中,我几乎是与同学共同完成的,说得难听一点,是别人的结果,而我只是利用别人的结果来学习;说句实话,我的模电考试得九十多分分,而我去请教的那位同学远不如我的高,这是什么原因,我缺乏的是操作能力实践能力;有时候我们学习的知识只会想到期末考试能过就行,或是要拿奖学金;我想着并不是我们真正要的;我们要的是一种操作能力、创新能力;随着社会的发展,高学历的所谓人才越来越多,而真正有实力的、能做事的,又有多少呢反而,失业率也变得越来越高,这是社会对我们的要求提高了吗当然这是其中的一个,不过我想,更重要的是我们没有真正的学会学习,考试考高分本人认为这并不代表你会学习,而真正会学习的是：你学到的东西要会用,能做出东西来;这是我做课程设计过程中的一些感触,也反映了本人在大学期间的一些只会考试的学习方法;知识是财富,关键是我们要如何用他去创造财富,如果只是把他用来考试,那就可伶了;就像以前,我对考试的题目也挺会做的,要我求什么参数啊放大倍数啊,感觉都很熟悉,就是从来没有想过它们的实际用处,可惜,太可惜了以上是本人在模电课程设计的一些心得体会,通过这次课程设计,我认识了很多自己的不足,同时也悟道了知识的博大精深和自己现在的目光短浅与渺小,这是我在这期间的最大体会和收获,因为一个人只能在认识自己的渺小才能有机会使自己进步;同时也认识自己的学习方法的不足,还要继续努力加油八、参考文献1、模拟电子技术2、数字电子技术3、百度。
倍频器电路设计
倍频器电路设计倍频器是一种常见的电路，用于将一个输入信号的频率提高为原始频率的两倍或更多倍。
倍频器通常由非线性元件（例如二极管）和滤波器组成，用于增强原始信号的谐波成分。
本文将介绍倍频器电路的设计原理、常见的倍频器类型以及一些注意事项。
倍频器电路的设计原理主要基于非线性元件的特性。
在一个正常的非线性元件（例如二极管）中，电流和电压之间的关系不是直线的，而是曲线的。
这意味着，当输入信号的幅值增加时，输出信号的谐波成分也会增加。
首先，让我们来看一个简单的倍频器电路。
这个电路由一个二极管和一个滤波器组成。
输入信号通过二极管，然后通过滤波器。
滤波器的作用是去除非期望的频率成分，只留下所需的谐波成分。
在一个典型的倍频器电路中，输入信号的频率为f1，输出信号的频率为2f1。
当输入信号通过二极管时，非线性特性将产生许多谐波。
然后，滤波器会选择所需的谐波成分，将其放大并输出。
常见的倍频器类型包括倍频器链、倍频器阵列和锁相倍频器。
倍频器链是由多个倍频器级联而成的电路。
每个级别的倍频器将输入信号的频率提高一倍，并将其传递给下一个级别。
倍频器链的优点是可以实现较高的倍频比，但缺点是它对输入信号的频率精度要求较高。
倍频器阵列是由多个倍频器并联而成的电路。
每个倍频器都将输入信号的频率提高一倍，并将其输出到同一输出节点。
倍频器阵列的处理能力比较强，但它对输入信号的幅度和频率范围有一定的限制。
锁相倍频器是一种特殊的倍频器，它在输入信号和输出信号之间建立了一个反馈回路。
锁相倍频器能够精确地将输入信号的频率提高一倍，并输出到一个稳定的输出信号。
锁相倍频器通常由相位锁定环路和多级频率倍增器组成。
在设计倍频器电路时，我们需要注意一些关键问题。
首先，非线性元件的选择非常重要。
二极管是最常见的非线性元件之一，但还有其他的选择，如场效应管和三极管。
我们需要根据具体的需求选择合适的非线性元件并优化电路参数。
其次，滤波器的设计也很重要。
滤波器的作用是去除非期望的频率成分，只留下所需的谐波成分。
二倍频器电路设计论文
目录前言....................................................... 错误!未定义书签。
正文....................................................... 错误!未定义书签。
2.1设计的目的和意义........................................ 错误!未定义书签。
2.2目标与总体方案.......................................... 错误!未定义书签。
2.3设计的方法和内容........................................ 错误!未定义书签。
2.3.1硬件环境和软件环境.................................... 错误!未定义书签。
2.3.2分析倍频器............................................ 错误!未定义书签。
2.3.3确定电路形式.......................................... 错误!未定义书签。
2.4电路仿真................................................ 错误!未定义书签。
2.5结论.................................................... 错误!未定义书签。
致谢....................................................... 错误!未定义书签。
参考文献................................................... 错误!未定义书签。
附录....................................................... 错误!未定义书签。
倍频电路设计
十倍频仿真电路锁相环(phase-locked loop)为无线电发射中使频率较为稳定的一种方法，主要有VCO（压控振荡器）和PLL IC ,压控振荡器给出一个信号,一部分作为输出，另一部分通过分频与PLL IC所产生的本振信号作相位比较，为了保持频率不变，就要求相位差不发生改变，如果有相位差的变化，则PLL IC的电压输出端的电压发生变化，去控制VCO,直到相位差恢复！达到锁频的目的！!能使受控振荡器的频率和相位均与输入信号保持确定关系的闭环电子电路。
锁相环是指一种电路或者模块，它用于在通信的接收机中，其作用是对接收到的信号进行处理，并从其中提取某个时钟的相位信息。
或者说，对于接收到的信号，仿制一个时钟信号，使得这两个信号从某种角度来看是同步的（或者说，相干的）。
由于锁定情形下（即完成捕捉后），该仿制的时钟信号相对于接收到的信号中的时钟信号具有一定的相差，所以很形象地称其为锁相器。
锁相环由鉴相器、环路滤波器和压控振荡器组成。
鉴相器用来鉴别输入信号Ui与输出信号Uo之间的相位差，并输出误差电压Ud。
Ud 中的噪声和干扰成分被低通性质的环路滤波器滤除，形成压控振荡器（VCO）的控制电压Uc。
Uc作用于压控振荡器的结果是把它的输出振荡频率fo拉向环路输入信号频率fi ，当二者相等时，环路被锁定，称为入锁。
维持锁定的直流控制电压由鉴相器提供，因此鉴相器的两个输入信号间留有一定的相位差。
PLL：phase Locked Loop 相同步回路，锁相回路，用来统一整合时脉讯号，使内存能正确的存取资料。
直接数字频率合成（DDS—Digital Direct Frequency Synthesis）技术是一种新的频率合成方法，是频率合成技术的一次革命，JOSEPH TIERNEY等3人于1971年提出了直接数字频率合成的思想，但由于受当时微电子技术和数字信号处理技术的限制，DDS技术没有受到足够重视，随着电子工程领域的实际需要以及数字集成电路和微电子技术的发展，DDS 技术日益显露出它的优越性。
脉冲倍频电路
脉冲倍频电路
脉冲倍频电路是一种常见的电子电路，它能够将输入信号的频率提高到更高的倍数。
在现代电子设备中，脉冲倍频电路被广泛应用于通信、雷达、医疗仪器等领域。
脉冲倍频电路的设计原理是利用开关元件（如晶体管、场效应管等）的开关特性，将输入信号的波形形状转换为脉冲信号，然后经过滤波和放大等处理，最后输出高频的脉冲信号。
脉冲倍频电路通常由多个级联的倍频器组成，每个倍频器能够将输入信号的频率提高一倍。
在脉冲倍频电路中，关键的部件是倍频器。
倍频器由开关元件和滤波电路组成。
开关元件负责将输入信号转换为脉冲信号，而滤波电路则用于去除脉冲信号中的高频杂散成分，使输出信号更加纯净。
脉冲倍频电路的工作过程可以简单描述如下：首先，输入信号经过第一个倍频器，频率被提高一倍；然后，经过滤波和放大，得到经过处理的信号；接下来，处理后的信号再次经过下一个倍频器，频率再次提高一倍；重复这个过程，直到达到所需的输出频率。
脉冲倍频电路的设计需要考虑多个因素，如开关元件的选择、滤波电路的设计、放大电路的设计等。
同时，电路中各个部件之间的匹配和协调也是非常重要的，以确保电路的稳定性和性能。
脉冲倍频电路是一种重要的电子电路，能够将输入信号的频率提高
到更高的倍数。
它的设计原理是利用开关元件和滤波电路，经过多级倍频器的级联，最终输出高频的脉冲信号。
脉冲倍频电路在各个领域都有广泛的应用，为现代电子设备的发展做出了重要贡献。
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课程设计任务书学生姓名：专业班级：指导教师：工作单位：题目：倍频电路设计初始条件：具较扎实的电子电路的理论知识及较强的实践能力；对电路器件的选型及电路形式的选择有一定的了解；具备高频电子电路的基本设计能力及基本调试能力；能够正确使用实验仪器进行电路的调试与检测。
要求完成的主要任务：1. 采用晶体管或集成电路设计一个倍频电路；2. 额定电压5V，电流10～15 mA ；3. 输入频率4MHz，输出频率12 MHz 左右；4. 输出电压≥ 1 V，输出失真小；5. 完成课程设计报告（应包含电路图，清单、调试及设计总结）。
时间安排：1．2011年6月3日分班集中，布置课程设计任务、选题；讲解课设具体实施计划与课程设计报告格式的要求；课设答疑事项。
2．2011年6月4日至2011年6月9日完成资料查阅、设计、制作与调试；完成课程设计报告撰写。
3. 2011年6月10日提交课程设计报告，进行课程设计验收和答辩。
指导教师签名：年月日系主任（或责任教师）签名：年月日目录摘要 (I)Abstract (II)1 绪论 (1)2 设计内容及要求 (2)2.1 设计目的及主要任务 (2)2.1.1 设计的目的 (2)2.1.2 设计任务及主要技术指标 (2)2.2 设计思想 (2)3 设计原理及方案 (3)3.1 设计原理 (3)3.1.1锁相环组成介绍 (3)3.1.2锁相环原理 (5)3.1.3 NE564芯片介绍 (6)3.2 设计方案 (7)4 电路制作及硬件调试 (9)5 心得体会 (10)参考文献 (11)摘要倍频器实质上就是一种输出信号等于输入信号频率整数倍的电路，经倍频处理后，调频信号的频偏可成倍提高，即提高了调频调制的灵敏度，这样可降低对调制信号的放大要求。
采作倍频器可以使载波主振荡器与高频放大器隔离，减小高频寄生耦合，有得于减少高频自激现象的产生，提高整机工作稳定性。
在要求倍频噪声较小的设备中，可采用NE564芯片根据锁相环原理构成的锁相环倍频器。
关键词：倍频，NE564芯片，锁相环AbstractMultiplier is essentially a circuit of an output signal equals input signal frequency integer times,by multiplier processing, FM signals can be doubled the doppler frequency shift, namely improve the sensitivity of the FM modulation, so can reduce the requirement of modulation signal amplifier. For multiplier by the carrier frequency can make the oscillator and high frequency amplifier isolation and reduce parasitic coupled with high frequency, reduce the high frequency the phenomenon of self-excited, enhance the stability. In the requirements of small noise frequency doubled in equipment, can be made according to NE564chip and the principle of phase lock loop a phase lock loop multiplier.Key words: multiplier, NE564chip, PLL1 绪论随着电子技术的发展，要求信号的频率越来越准确和越来越稳定，一般振荡器已不能满足系统设计的要求。
在一些应用领域，往往需要在一个频率范围内提供一系列高准确度和高稳定度的频率源，这就需要应用频率合成技术来满足这一需求。
频率合成是指以一个或少量的高准确度和高稳定的标准频率作为参考频率，由此导出多个或大量的输出频率，这些输出频率的准确度与稳定度与参考频率是一致的。
用来产生这些频率的部件就称为频率合成器或频率综合器。
频率合成器通过一个或多个标准频率产生大量的输出频率，它是通过对标准频率在频域进行加、减、乘、除来实现的，可以用混频、倍频和分频等电路来实现[1]。
集成锁相频率合成器是一种专用锁相电路。
它是发展很快、采用新工艺多的专用集成电路。
它将参考分频器、参考振荡器、数字鉴相器、各种逻辑控制电路等部件集成在一个或几个单元中，以构成集成频率合成器的电路系统[2]。
本文即利用NE564芯片和其他元件采用锁相环原理设计一个倍频电路。
2 设计内容及要求2.1 设计目的及主要任务2.1.1 设计的目的①要求具较扎实的电子电路的理论知识及较强的实践能力；对电路器件的选型及电路形式的选择有一定的了解。
②具备高频电子电路的基本设计能力及基本调试能力；能够正确使用实验仪器进行电路的调试与检测。
2.1.2 设计任务及主要技术指标①采用晶体管或集成电路设计一个倍频电路；②额定电压5V，电流10～15 mA；③输入频率4MHz，输出频率12 MHz左右；④输出电压≥ 1 V，输出失真小；⑤完成课程设计报告（应包含电路图，清单、调试及设计总结）。
2.2 设计思想本次设计首先要了解锁相环原理和基本组成，熟悉NE564芯片以及倍频电路，学习如何用集成锁相环构成锁相倍频电路，然后利用NE564芯片和其他元件采用锁相环原理设计一个倍频电路。
3 设计原理及方案3.1 设计原理3.1.1锁相环组成介绍锁相环是一种以消除频率误差为目的的反馈控制电路，但它的基本原理是利用相位误差电压去消除频率误差，所以当电路达到平衡状态之后，虽然有剩余相位误差存在，但频率误差可以降低到零，从而实现无频差的频率跟踪和相位跟踪。
锁相环由三部分组成它包含压控振荡器 (VCO)，鉴相器(pd)和环路滤波器(LF)三个基本部件，三者组成一个闭合环路[3]，如图1所示。
图1 锁相环组成①鉴相器(PD)PD 是一相位比较装置，用来检测输出信号与输入信号之间的相位差()t e θ，并把相位差转化为电压()t u d 输出，称为误差电压，通常为一直流量或一低频交流量。
鉴相器的形式很多，按其鉴相特性分为正弦型、三角型和锯齿型等。
作为原理分析，通常使用正弦型，较为典型的正弦鉴相器可用模拟乘法器与低通滤波器的串接构成，如图2 所示。
图2 正弦鉴相器模型②环路滤波器(LF)LF 为一低通滤波电路，其作用是滤除因PD 的非线性而在()t u d 中产生的无用的组合频率分量及干扰，产生一个只反映()t e θ大小的控制信号()t u c 。
环路滤波器由线性元件电阻、电容和运算放大器组成。
因为它是一个线性系统，在频域分析中可用传递函数()s F 表示，其中Ω+=j s σ是复频率。
若用Ω=j s 代入()s F 就得到它的频率响应()Ωj F ，故环路滤波器的模型可以表示为图3所示。
图3 环路滤波器的模型 (a) 时域模型; (b) 频域模型③压控振荡器(VCO)VCO 是本控制系统的控制对象，被控参数通常是其振荡频率，控制信号为加在VCO 上的电压，故称为压控振荡器，也就是一个电压一频率变换器，实际上还有一种电流——频率变换器，但习惯上仍称为压控振荡器。
VCO 在锁相环中起了一次积分作用，因此也称它为环路中的固有积分环节。
VCO 的复频域的数学模型如图4所示。
图4 VCO 的复频域模型3.1.2锁相环原理锁相环的工作原理可简述如下: 首先鉴相器把输出信号()t u o 和参考信号()t u r 的相位进行比较，产生一个反映两信号相位差()t e θ大小的误差电压()t u d ，()t u d 经过环路滤波器的过滤得到控制电压()t u c 。
()t u c 调整VCO 的频率向参考信号的频率靠拢，直至最后两者频率相等而相位同步实现锁定。
锁定后两信号之间的相位差表现为一固定的稳态值。
即此时，输出信号的频率已偏离了原来的自由振荡频率0ω (控制电压()0=t u c 时的频率)，其偏移量为这时输出信号的工作频率已变为由此可见，通过锁相环路的相位跟踪作用，最终可以实现输出信号与参考信号同步，两者之间不存在频差而只存在很小的稳态相差[4]。
0d )(d lim e =∞→tt t θr 0000d )(d ))((d d ωθωθω=+=-tt t t t 0r 0d )(d ωωθ-=tt3.1.3 NE564芯片介绍NE564是超高频通用单片集成锁相环路，在通信及电子技术领域中有着广泛的用途，可用作高速调制解调器、数字频移键控(FSK)信号的产生与接收、锁相频率合成与锁相倍频等。
它突破了以往集成锁相环存在的某些局限性，如电源电压偏高(L562是+10～+18 V)、工作频率不够高、接口困难、需增加大量外部电路等。
针对这些缺点，在NE564中作了若干改进：在鉴频器前增加限幅器，可改善调幅抑制；在输入输出处采用肖特基PNP型嵌位晶体管，使这种器件能与π电路兼容；对压控振荡器作了重大改进，使工作频率提高到50 MHz；整个电路采用单一的5 V电源电压工作，简化了电源供给[5]。
其结构及如图5所示。
图5 NE564内部结构图5中，限幅器由差分电路组成，可抑制FM信号的寄生调幅；鉴相器(PD)的内部含有限幅放大器，以提高对AM信号的抗干扰能力：4、5脚外接电容组成环路滤波器，用来滤除比较器输出的直流误差电压中的纹波；2脚用来改变环路的增益；3脚为VCO的反馈输入端；VCO是改进型的射极耦合多谐振荡器，有两个电压输出端，9脚输出TTL电平，11脚输出ECL电平。
VCO内部接有固定电阻，只需外接一个定时电容就可产生振荡；施密特触发器的回差电压可通过15 脚外接直流电压进行调整，以消除16脚输出信号的相位抖动。
其封装引脚如图6所示图6 NE564引脚图3.2 设计方案本设计采用NE564芯片，设计电路图如图7所示。
图7 设计电路图图7中3C 为电源滤波电容。
7C 是输入耦合电容，4R 、8C 组成限幅放大器的输入偏置滤波，滤除输入信号中的杂波。
3R 和1V R 对2脚提供输入电流2I ，用来控制环路增益和VCO的锁定范围，总电阻R 与电流2I 的关系为：式中的1.3V 是由于NE564的13脚电压为1.3V ，2I 一般为几百毫安，调节电位器1V R 使环路增益和VCO 的锁定范围达到最佳值。
2R 是VCO 输出端必须接的上拉电阻。