《数字锁相环》PPT课件
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数字锁相环
第7章 数字锁相环
第7章 数字锁相环
第1节 全数字环概述 第2节 位同步数字环实例 第3节 ZC1—DPLL的原理与性能 第4节 单片集成全数字锁相环
《锁相技术》
第7章 数字锁相环
第1节 全数字环概述
一、一般构成与分类 全数字环一般组成如图7-1所示。 它由数字鉴相器、 数字滤波器与数字压控振荡器(DCO)三个数字电路部 件组成。其中数字鉴相器有多种样式，样式不同对环 路性能有很大影响。
《锁相技术》
第7章 数字锁相环
3.过零检测式数字锁相环(ZC-DPLL)环路用本地受 控时钟脉冲对输入信号的过零点抽样，非零的实际抽 样值大小就反映着相位误差，用该相位误差来调节本 地时钟信号的相位。
4.超前滞后型数字锁相环(LL-DPLL)这种锁相环的 鉴相器将逐周地比较输入信号与本地时钟信号的相位， 根据相位的超前或滞后输出相应的超前或滞后脉冲， 用变换成加脉冲或减脉冲,对应地调节本地时钟相位。
(7-3)
《锁相技术》
第7章 数字锁相环
第7章 数字锁相环
《锁相技术》
图7-2 触发器型鉴相器
第7章 数字锁相环
(2) 奈奎斯特速率抽样鉴相器。该型鉴相器组成如 图7-3所示。模数变换器(A/D)的抽样率按带通信号的取 样定理选择，以使取样后信号含有充分的输入信号相 位信息。
《锁相技术》
第7章 数字锁相环
《锁相技术》
图7-3 奈奎斯特速率抽样鉴相器
《锁相技术》
第7章 数字锁相环
《锁相技术》
图7-1 数字锁相环一般组成
第7章 数字锁相环
1. 触发器型数字锁相环(FF—DPLL)该环路利用一双 稳态触发器作数字鉴相器，其状态分别受输入信号与本 地受控时钟信号的正向过零点触发,产生的置位与复位脉 冲状态变化之间间隔就反映着两信号之间相位误差。
第7章 数字锁相环
第1节 全数字环概述 第2节 位同步数字环实例 第3节 ZC1—DPLL的原理与性能 第4节 单片集成全数字锁相环
《锁相技术》
第7章 数字锁相环
第1节 全数字环概述
一、一般构成与分类 全数字环一般组成如图7-1所示。 它由数字鉴相器、 数字滤波器与数字压控振荡器(DCO)三个数字电路部 件组成。其中数字鉴相器有多种样式，样式不同对环 路性能有很大影响。
《锁相技术》
第7章 数字锁相环
3.过零检测式数字锁相环(ZC-DPLL)环路用本地受 控时钟脉冲对输入信号的过零点抽样，非零的实际抽 样值大小就反映着相位误差，用该相位误差来调节本 地时钟信号的相位。
4.超前滞后型数字锁相环(LL-DPLL)这种锁相环的 鉴相器将逐周地比较输入信号与本地时钟信号的相位， 根据相位的超前或滞后输出相应的超前或滞后脉冲， 用变换成加脉冲或减脉冲,对应地调节本地时钟相位。
(7-3)
《锁相技术》
第7章 数字锁相环
第7章 数字锁相环
《锁相技术》
图7-2 触发器型鉴相器
第7章 数字锁相环
(2) 奈奎斯特速率抽样鉴相器。该型鉴相器组成如 图7-3所示。模数变换器(A/D)的抽样率按带通信号的取 样定理选择，以使取样后信号含有充分的输入信号相 位信息。
《锁相技术》
第7章 数字锁相环
《锁相技术》
图7-3 奈奎斯特速率抽样鉴相器
《锁相技术》
第7章 数字锁相环
《锁相技术》
图7-1 数字锁相环一般组成
第7章 数字锁相环
1. 触发器型数字锁相环(FF—DPLL)该环路利用一双 稳态触发器作数字鉴相器，其状态分别受输入信号与本 地受控时钟信号的正向过零点触发,产生的置位与复位脉 冲状态变化之间间隔就反映着两信号之间相位误差。
《锁相环路》课件
PLL运行过程详解
1
PLL频率同步
通过调整VCO频率，使输入和输出信号达到相同频率
2
PLL相位同步
确保输入和输出信号在相位上保持一致
3
实际应用举例介绍
视频信号处理、数字信号处理和时钟信号稳定性提升
常见问题及解决方案
测试方法及工具介绍
有效测试和验证PLL的性能和稳定性
故障排除及修复方法
解决PLL运行中的常见问题和故障
结语
PLL在现代电子行业中的 应用前景
PLL的广泛应用将推动电子行 业的发展
教学总结
总结PLL的重要概念和应用
参考文献
[1] "频锁相环PLL原理及应 用"，陈书康
《锁相环路》PPT课件
# 锁相环路PPT课件
什么是锁相环路（PLL）？
介绍PLL概念及作用 PLL的基本结构和原理
PLL系统的组成
信号源
产生输入信号用于锁相环路的比较和调整
相位比较器
比较输入信号和反馈信号之间的相位差异
可变频率振荡器（VCO）
根据相位比较器输出调整产生的输出信号频率
分频器
将输出信号分频并作为反馈信号输入到相位 比较器
锁相环(PLL)-2PPT课件
PLL原理-环路滤波器的功能
PLL原理-环路滤波器(LPF)
PLL原理-环路滤波器的形式
PLL原理-环路滤波器的传递函数(1)
PLL原理-环路滤波器的传递函数(2)
PLL原理-环路滤波器的传递函数(3)
PLL原理-压控振荡器(VCO)
PLL原理-VCO的主要性能参数
PLL原理-VCO的特性(1)
PLL原理-电荷泵PFD的分析(5)
PLL原理-一个带电荷泵的PLL(CPPLL)
PLL原理-环路方程与相位数学模型(1)
PLL原理-环路方程与相位数学模型(2)
PLL原理-环路方程与相位数学模型(3)
PLL原理-环路方程与相位数学模型(4)
PLL原理-环路方程与相位数学模型(5)
PLL原理-环路方程与相位数学模型(6)
PLL应用-应用注意-PLL的抖动(4)
PLL应用-PLL IC 主要参数
PLL应用-倍频
PLL应用-倍频器举例
PLL应用-分频
PLL应用-频率合成
PLL应用-锁相调频
PLL应用-锁相鉴频
PLL应用-减小歪斜
PLL应用-时钟恢复
PLL应用-锁相接收机
写在最后
经常不断地学习,你就什么都知道。你知道得越多,你就越有力量 Study Constantly, And You Will Know Everything. The More
You Know, The More Powerful You Will Be
Thank You
在别人的演说中思考，在自己的故事里成长
Thinking In Other People‘S Speeches，Growing Up In Your Own Story
PLL原理-环路滤波器(LPF)
PLL原理-环路滤波器的形式
PLL原理-环路滤波器的传递函数(1)
PLL原理-环路滤波器的传递函数(2)
PLL原理-环路滤波器的传递函数(3)
PLL原理-压控振荡器(VCO)
PLL原理-VCO的主要性能参数
PLL原理-VCO的特性(1)
PLL原理-电荷泵PFD的分析(5)
PLL原理-一个带电荷泵的PLL(CPPLL)
PLL原理-环路方程与相位数学模型(1)
PLL原理-环路方程与相位数学模型(2)
PLL原理-环路方程与相位数学模型(3)
PLL原理-环路方程与相位数学模型(4)
PLL原理-环路方程与相位数学模型(5)
PLL原理-环路方程与相位数学模型(6)
PLL应用-应用注意-PLL的抖动(4)
PLL应用-PLL IC 主要参数
PLL应用-倍频
PLL应用-倍频器举例
PLL应用-分频
PLL应用-频率合成
PLL应用-锁相调频
PLL应用-锁相鉴频
PLL应用-减小歪斜
PLL应用-时钟恢复
PLL应用-锁相接收机
写在最后
经常不断地学习,你就什么都知道。你知道得越多,你就越有力量 Study Constantly, And You Will Know Everything. The More
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在别人的演说中思考，在自己的故事里成长
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模拟电子技术基础 7.3锁相环路(PLL)PPT课件
PD
LF
VCO
输入调频信号
输出解调信号
uＣ(t)
捕捉带 ＞ 输入调频信号的最大频偏
环路带宽＞输入调频信号中调制信号的频谱பைடு நூலகம்度
为实现不失真解调，要求：
2. 调幅波的同步检波
乘积型同步检波框图
AMXY
LPF
uO(t)
ur(t)
us(t)
同步信号利用PLL提取
2. 调幅波的同步检波
PDⅡ的输入信号只在上升沿起作用，故该PD能处理非常窄的脉冲。
工作波形
VCO输入
VDD
PDⅡ输出
u14
u3
u13
锁定指示：锁定时高电平 失锁时低电平
u1
u9
PDⅡ称为鉴频鉴相器，因为：
o
uD(t)
PLL基本方程 的含义？
PLL基本方程 的含义？
7.3 锁相环路
可以锁定相位，可以消除频率误差,实现频率的无误差跟踪
主要要求：
掌握PLL的基本组成、工作原理和锁定的概念。
了解PLL的相位模型和基本方程。
了解PLL的捕捉与跟踪。
7.3 锁相环路
了解集成PLL和PLL的应用。
7.3.1 锁相环路基本原理
一、 锁相环路基本组成
鉴相器（PD）：用以比较ui、 uo相位， 输出反映相位误差 的电压uD(t)
CMOS锁相环路CD4046简介
为数字PLL。内有两个PD、VCO、缓冲放大器、输入信号放大与整形电路、内部稳压器等。
具有电源电压范围宽（5~15V）、功耗低、输入阻抗高等优点。工作频率0~1MHz
内部VCO产生50%占空比的方波。输出电平可与TTL电平或CMOS电平兼容。
解调电压输出
LF
VCO
输入调频信号
输出解调信号
uＣ(t)
捕捉带 ＞ 输入调频信号的最大频偏
环路带宽＞输入调频信号中调制信号的频谱பைடு நூலகம்度
为实现不失真解调，要求：
2. 调幅波的同步检波
乘积型同步检波框图
AMXY
LPF
uO(t)
ur(t)
us(t)
同步信号利用PLL提取
2. 调幅波的同步检波
PDⅡ的输入信号只在上升沿起作用，故该PD能处理非常窄的脉冲。
工作波形
VCO输入
VDD
PDⅡ输出
u14
u3
u13
锁定指示：锁定时高电平 失锁时低电平
u1
u9
PDⅡ称为鉴频鉴相器，因为：
o
uD(t)
PLL基本方程 的含义？
PLL基本方程 的含义？
7.3 锁相环路
可以锁定相位，可以消除频率误差,实现频率的无误差跟踪
主要要求：
掌握PLL的基本组成、工作原理和锁定的概念。
了解PLL的相位模型和基本方程。
了解PLL的捕捉与跟踪。
7.3 锁相环路
了解集成PLL和PLL的应用。
7.3.1 锁相环路基本原理
一、 锁相环路基本组成
鉴相器（PD）：用以比较ui、 uo相位， 输出反映相位误差 的电压uD(t)
CMOS锁相环路CD4046简介
为数字PLL。内有两个PD、VCO、缓冲放大器、输入信号放大与整形电路、内部稳压器等。
具有电源电压范围宽（5~15V）、功耗低、输入阻抗高等优点。工作频率0~1MHz
内部VCO产生50%占空比的方波。输出电平可与TTL电平或CMOS电平兼容。
解调电压输出
锁相技术ppt课件
捕获带： 同步带：
二、频率特性 环路闭环频率响应为：
闭环振幅频率响应具有 低通特性，它对于 跟踪 时， 的上限 频率做出了限制。即：
环路闭环振幅频率响应
锁相环路对输入高频信号的带通特性是由环路
频率响应的低通特性所决定的。设输入信号被正弦
音频信号调频，则输入瞬时频率为：
载频
Δω为峰 值频偏
当 时，
②. 间接频率合成----应用锁相环实现频率合成
参考基准频 率，一般由 晶体振荡器 构成。
可编程分频 器，N为分 频次数。
比较 频率
锁相频率合成的基本框图
环路锁定后：
和 有相同的频率稳定度。由于N是可编程 的，不同的分频次数就有不同的频率输出，而且相 邻的两个频率之间的频率增量为 。
③. 直接数字频率合成
一、平方环 设已调信号为：
若 中没有直流分量，则 就是抑制载波的 DSB-AM或PSK信号，其中没有载波频谱成分。 解决办法：
若：
是2PSK信号
可以用锁相环提取其中的
成分
成分，分频后得到
实现方案：
输入、 输出信 号的瞬 时相位
动 态 方 程
二、同相—正交环（Costas环）
输入信号：
正交
VCO输出信号：
计算机/ 微处理器
D/A
计算机或微处理器根据某种算法或通过查表获得 所需波形各点的值，经过D/A转换器输出波形。
二、变模分频合成器 1. 前置分频PLL频率合成器
环路锁定后： 问题： ①增加前置分频器，解决了输出频率高于程序分频 器的工作频率的问题，提高了输出频率范围。
②输出频率增量为 ，频率分辨率降低了。 ③如果保持原有的频率分辨率 ，需要使参考频率 降低为 ，同时又使得 增长了V倍。
二、频率特性 环路闭环频率响应为：
闭环振幅频率响应具有 低通特性，它对于 跟踪 时， 的上限 频率做出了限制。即：
环路闭环振幅频率响应
锁相环路对输入高频信号的带通特性是由环路
频率响应的低通特性所决定的。设输入信号被正弦
音频信号调频，则输入瞬时频率为：
载频
Δω为峰 值频偏
当 时，
②. 间接频率合成----应用锁相环实现频率合成
参考基准频 率，一般由 晶体振荡器 构成。
可编程分频 器，N为分 频次数。
比较 频率
锁相频率合成的基本框图
环路锁定后：
和 有相同的频率稳定度。由于N是可编程 的，不同的分频次数就有不同的频率输出，而且相 邻的两个频率之间的频率增量为 。
③. 直接数字频率合成
一、平方环 设已调信号为：
若 中没有直流分量，则 就是抑制载波的 DSB-AM或PSK信号，其中没有载波频谱成分。 解决办法：
若：
是2PSK信号
可以用锁相环提取其中的
成分
成分，分频后得到
实现方案：
输入、 输出信 号的瞬 时相位
动 态 方 程
二、同相—正交环（Costas环）
输入信号：
正交
VCO输出信号：
计算机/ 微处理器
D/A
计算机或微处理器根据某种算法或通过查表获得 所需波形各点的值，经过D/A转换器输出波形。
二、变模分频合成器 1. 前置分频PLL频率合成器
环路锁定后： 问题： ①增加前置分频器，解决了输出频率高于程序分频 器的工作频率的问题，提高了输出频率范围。
②输出频率增量为 ，频率分辨率降低了。 ③如果保持原有的频率分辨率 ，需要使参考频率 降低为 ，同时又使得 增长了V倍。
数字锁相环与位同步提取PPT课件
ui
1
001
uo
Nd 1.5No-Nd
图5.2.3 环路锁定过程
第13页/共53页
ui 1
001
uo
Nd 1.5No-Nd
图5.2.3 环路锁定过程
当DPD输出数据Nd≠0.5N0时，说明环路失锁，则将DCO的下一个分频比改变为 Nc=1.5N0-Nd就可以将uo(t)的上升沿调整到码元中间，使环路锁定。此后， Nd=0.5N0,Nc=N0,环路保持锁定状态不变。
第16页/共53页
环路中使用了M0、M1、M2、M5四种工作方式。 M0为计数结束中断方式。采用这种 工作方式时,门控端G为高电平时允许计数、为低电平时停止计数。当写入方式控制字 后,输出端O为低电平。
当写入计数常数后,计数器开始计数。计数期间O端维持低电平,计数器减为0时,O端变 为高电平,向CPU发出中断请求,直至写入新的控制字和计数常数为止。
第1页/共53页
在数字锁相环中，不要求输入信号ui(t)包含有频率等于码速率的离散谱，ui(t)为单极 性矩形脉冲信号即可。 用途：数字锁相环常用于提取同步信号。 5.1 超前－滞后型DPLL 可用图5.1.1来说明工作原理。
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图中No次分频器、或门、扣除门和附加门一起构成DCO。 鉴相器的工作原理如图5.1.2所示。
第12页/共53页
触发器型鉴相器与量化器一起构成数字鉴相器。PD的输出脉冲宽度可在0～TS之 间连续变化，TS为码元宽度。
量化器对ud的脉冲宽度进行量化，输出Nd可为1～N0间的任意整数。数字环路滤波器 对Nd进行处理，以减小信道噪声的影响。分频器的分频比等于Nc,Nc可根据需要设置 为任意数。
设环路锁定时，uo(t)的上升沿对准码元中间，则可用图5.2.3来说明无DLF时环路的 锁定过程。
理学锁相环PPT课件
第1页/共45页
反馈控制电路可以看成是由比较部件、控制部件、 被控对象和测量部件(反馈网络)四部分组成的自动调节系统
1 . 各部分的功能 (1)参考部件产生标准的物理量； (2)比较部件产生误差信号； (3)控制部件产生控制信号； (4)被控部件产生输出物理量，扰动代表各种使输出量
变动的因素； (5)测量部件是反馈网络。
第19页/共45页
由于鉴相特性呈正弦函数,在±90°之间θe(t)为单值对应关系。 而实际上要求θe(t)的范围小于±30°，这时，sinθe(t)≈θe(t)， 则鉴相特性近似为线性函数： ud(t)=Kdθe(t)
模拟乘法器的正弦鉴相特性如图所示。
第20页/共45页
2．边沿控制的数字比相器
ui uV
象。
鉴位输环信得滤压 时 使 控相和出路号到去控角输制器压一滤中高振频出电控个P波的控频荡率频压D振与器高制分ωu器率（Co荡相频电量LV与（（相FC器位分压输t（）t位O）（差量u入低（控比C受有V，参通电（制较控C关只考滤压ut的器O）d制的让频=）波—振）k电d误直率的器∆频荡：压ψ差流相输）e率器将u电和等出：转C频输（压低。信滤换率入t）。频号去器参控分的鉴）考制量相相：信的通位器是号振过比输振的荡，较出荡相器，瞬，
vc(t ) vd (t )
1/ jC
R 1
1
1 j
jc
式中，τ=RC为时间常数。
第26页/共45页
由此绘出一阶低通滤波器的幅频特性如图所示：上限截 止频率为fH ，通频带fbw =fH 。
F1(jω)
3dB
0
ω
fH
一阶RC低通滤波器幅频特性
第27页/共45页
2)无源比例积分滤波器
反馈控制电路可以看成是由比较部件、控制部件、 被控对象和测量部件(反馈网络)四部分组成的自动调节系统
1 . 各部分的功能 (1)参考部件产生标准的物理量； (2)比较部件产生误差信号； (3)控制部件产生控制信号； (4)被控部件产生输出物理量，扰动代表各种使输出量
变动的因素； (5)测量部件是反馈网络。
第19页/共45页
由于鉴相特性呈正弦函数,在±90°之间θe(t)为单值对应关系。 而实际上要求θe(t)的范围小于±30°，这时，sinθe(t)≈θe(t)， 则鉴相特性近似为线性函数： ud(t)=Kdθe(t)
模拟乘法器的正弦鉴相特性如图所示。
第20页/共45页
2．边沿控制的数字比相器
ui uV
象。
鉴位输环信得滤压 时 使 控相和出路号到去控角输制器压一滤中高振频出电控个P波的控频荡率频压D振与器高制分ωu器率（Co荡相频电量LV与（（相FC器位分压输t（）t位O）（差量u入低（控比C受有V，参通电（制较控C关只考滤压ut的器O）d制的让频=）波—振）k电d误直率的器∆频荡：压ψ差流相输）e率器将u电和等出：转C频输（压低。信滤换率入t）。频号去器参控分的鉴）考制量相相：信的通位器是号振过比输振的荡，较出荡相器，瞬，
vc(t ) vd (t )
1/ jC
R 1
1
1 j
jc
式中，τ=RC为时间常数。
第26页/共45页
由此绘出一阶低通滤波器的幅频特性如图所示：上限截 止频率为fH ，通频带fbw =fH 。
F1(jω)
3dB
0
ω
fH
一阶RC低通滤波器幅频特性
第27页/共45页
2)无源比例积分滤波器
《锁相环及载波同步》课件
《锁相环及载波同步》 PPT课件
欢迎参加《锁相环及载波同步》PPT课件。本课程将介绍锁相环和载波同步 的原理、应用和设计方法。让我们一起探索这些数字通信中的重要概念。
引言
锁相环及载波同步在数字通信中扮演着重要角色。了解它们的概念和应用价 值对于构建更可靠的通信系统至关重要。
锁相环的基本原理
基本原理
讲解锁相环的基本原理和模型，图形形式展现其工作原理。
பைடு நூலகம்使用场景和优势
介绍锁相环在不同应用场景中的使用和优势。
详细设计
分析锁相环数字控制中的关键设计问题，并提供实现方法和技术要点。
载波同步的原理与应用
原理及作用
了解载波同步在数字通信中的原 理及其在系统中的作用。
核心技术
总结载波同步的核心技术，为保 证通信系统的稳定性和可靠性提 供支持。
实现方法
探讨载波同步的实现方法和实际 应用。
锁相环和载波同步的区别与联系
1
区别
对比锁相环和载波同步的区别与联系。
2
应用场景
介绍锁相环和载波同步在通信系统中的不同应用场景。
3
联系
指出锁相环和载波同步之间的联系和相互关联。
总结
锁相环和载波同步在数字通信中扮演着不可或缺的角色。强调其工作原理和 优势，证明其在通信系统中的重要性。
锁相环pll原理与应用PPT教学课件
第一部分：锁相环基本原理（P1）
• 一、锁相环基本组成
• 一个典型的锁相环（PLL）系统，是由鉴相 器（PD），压控荡器（VCO）和低通滤波 器（LPF）三个基本电路组成
Ud = Kd (θi–θo)
UF = Ud F（s）
Ui PD
LPF
VCO
Uo
do
dt
KOU F
• 二．鉴相器（PD）
• Ud = Kd *θ • Kd 为鉴相灵敏度
开门脉冲和记数脉冲发生器
• 为了使后面的控制引导电路能正常工作， 还需一种开门脉冲。也就是每按一次键， 即每输出一列脉冲（不管这一列含有几个 号码脉冲）就要产生一个开门脉冲。同时 为了使后面的记数电路能正确记数，还应 保证“先开门后送计数脉冲”。也就是要 求开门脉冲要比送到计数器的号码脉冲超 前一点。所以开门脉冲和号码脉冲的时间 关系应如图
3）拨盘开关式1—999KHZ
频率合成器
（P10）
• 单片4522分频器
9V
9V
9V
A
100K 100K
16 15 14 13 12 11 10 9 4522
12345678
4 2
拨盘开关
1 8
100K 100K
CP
用三片4522组成1——999HHZ频率
V
合V成器 （P11）
100K VDD 16 13
• 一、PLL频率合成器实验
• 当PLL处于锁定状 Ui PD 态时，PD两个输入
Байду номын сангаасUo
LPF
VCO
信号的频率一定精 1/N
确相等,
• 所以可得：
• f0 = N *fi • fi为晶振标准信号
锁相环基本概念PPT幻灯片PPT
如起始相差小于零,则相差与频差的符号与图1.2.2相 反。
2: △ω0>0, θe(0)=0
由式(1.2.8)得:
e(t) K o(1eK)te(0)eK·t···(1.2.8)
e (t )
0
K
(1 e Kt )
(1.2.11)
d e(t )
dt
0 e Kt
(1.2.12)
根据上两式,可画出相差和频差的变化曲线如 图1.2.3(a)、(b)所示。
3. 数字锁相环（DPLL)
全部器件都是数字电路。所有的信号都是二进制 或多进制数字信号。
1.3 锁相环的工作状态
锁相环的输入信号不同,环路参数不同,其工作状态也 不同。本节直接给出不同输入信号下的环路工作状 态,而不作详细的数学分析。
输入信号可以是晶体振荡器,也可以来自接收机 的前置放大器,是一个调角(调频或调相)信号。 1.3.1 锁定状态
1.2 锁相环的构成及工作原理
1.2.1 锁相环的构成
无论多么复杂的锁相环都包含鉴相器(PD—Phase Detector) 、环路滤波器(LF—Loop Filter) 、以及压控 振荡器(VCO—Voltage Controlled Oscillator)这三个基
本部件。由这三个基本部件组成的锁相环如图1.1所 示,我们称为基本锁相环。
式中p为微分算子,F(p)为LF的传输算子。
VCO是一个电压/频率变换装置,它的频率ωv(t)随 uc(t)变化,一般把它们看作线性关系 ωv(t)=ω0+Kouc(t)…(1.2.3)
式中KO为VCO的控制灵敏度,简称为压控灵敏度,单 位是rad/(s·v)或Hz/v。 ω0为VCO的固有振荡频率, 即控制电压为0时的振荡频率。
《锁相环路》课件
环路滤波器
01
环路滤波器是锁相环路中的重要组成部分，用于滤除
鉴相器输出信号中的高频分量，以减小噪声和干扰。
02
它通常由RC电路或运算放大器构成，能够实现低通
滤波功能。
03
环路滤波器的参数设置对锁相环路的性能有很大影响
，需要根据实际情况进行调整。
压控振荡器
01
压控振荡器是锁相环路中的输出信号源，用于产生调频或调相 的输出信号。
05
锁相环路的设计与实现
设计原则与步骤
设计原则：稳定性、准确 性、可靠性、易实现性。
1. 确定系统参数和性能指 标。
3. 进行理论分析和仿真验 证。
设计步骤
2. 选择合适的元件和电路 结构。
4. 优化设计并进行实验测 试。
实现方法与技巧
实现方法：硬件实现、软件实现、软硬件结合 实现。
01
1. 选择合适的元件和电路，确保稳定性。
跟踪速的频率与相位精度
频率精度
锁相环路输出信号的频率与输入信号的频率之间的误差。
相位精度
锁相环路输出信号的相位与输入信号的相位之间的误差。
抗干扰性能与稳定性
抗干扰性能
锁相环路在存在噪声或干扰的情况下，保持锁定状态的能力。
稳定性
锁相环路在各种工作条件下，性能参数的变化情况，以及环路对参数变化的适应能力。
输出信号的调整与控制
调整环路参数
根据误差信号调整环路参数，如环路滤波器的增益、相位滞后等，以控制环路输 出信号的相位。
控制环路状态
通过调整环路参数，控制环路的锁定状态，使环路输出信号的相位与输入信号保 持一致。
04
锁相环路的性能指标
锁定时间与跟踪速度
锁定时间
第六章锁相环 (2)优秀PPT
根据 可得
i
=r
di(t)
dt
o
=r
do(t)
dt
ddot(t)=Aovc(t)
o - r = Aovc(t) 或
o(t)=Ao
t
0vc(t)dt
(a) 图 6–2–2 VCO 的电路模型
用微分算子 p = d/dt 表示
o(t)
=
Ao
vc(t) p
电路模型
三、环路低通滤波器
作用：滤除鉴相器输出电流中的无用组合分量及其干 扰分量，以达到环路要求的性能，并保证环路的稳定性。
式中，1 = R1C ，2 = R2C 。
图 6–2–3 环路低通滤波器 (b)无源比例积分滤波器
3．有源比例积分滤波器
传递函数 集成运放满足理想化条件时
A F(s)=-R 2R 11 /s (C )=-1 ss1 2
式中，1 = R1C ，2 = R2C
图 6–2–3 环路低通滤波器 (c)无源比例积分滤波器
因为 fa = NA fi，fB = Nb fi 混频器输出频率 (fo - fB)
所以 fo=fA fB = 1 fa 0fB 0 = (N A 1N 0 B )1 0 fi 00 当 NA = 399， NB = 397
fo = 40 099 kHz
当 NA = 300， NB = 351 fo = 35 400 kHz
一、组成框图
二、控制过程
o (o > i) [o(t) - i(t)] 调 整 VCO o = i
环路锁定，保持
固有相差 o。
图 6–1–3 用旋转矢量说明锁相环路的控制过程
(a)失锁( 0 > i)
(b)锁定( 0 = i)
《数字锁相环》课件
分数型PLL
分数型锁相环可以产生2的倍 数及其分数倍关系的频率， 例如1/2、1/4和1/8。
预定频率调整
锁相环通常能够以非常高的 准确性来调整输出频率，从 而适应各种应用需求。抖动问题Fra bibliotek什么是抖动
抖动是电子设备中不规则的时序 误差，可能导致信号的不稳定和 失真。
抖动的表现形式
通常以相位噪声、时钟抖动和计 数噪声等形式出现。
现代PLL芯片
20世纪90年代，现代PLL芯片逐 渐成为通用芯片
应用领域
通信
数字锁相环广泛用于现代数字通信系统中，如 调制解调器、数字电视、蓝牙，等等。
信号生成
数字锁相环可以生成高稳定度和精度的信号源， 例如射频信号合成器、稳定时钟、频率合成器， 等等。
测量仪器
数字锁相环在测量仪表中用来锁定参考信号和 待测信号，提高测量的精度和稳定性。
抖动抑制技术
数字锁相环可以采用各种方法来 抑制抖动，例如环路滤波、多倍 于分频、相位差控制，等等。
未来发展
1 基于深度学习的PLL自优化
使用人工智能技术优化PLL，以提高其各项性能。
2 集成数字锁相环
数字锁相环将更多地集成到芯片中，以降低成本和复杂度。
3 超低功耗数字锁相环
为便携式设备提供更高效和更能耗的数字锁相环方案。
数字锁相环比模拟锁相环具有更 高的灵活性、可编程性和可靠性。
相位控制
1
相位同步
相位锁定器偏置相位
2
相位差拍频
锁相环给出调整电压
3
调整VC O 的频率和相位
调整VCO的控制电压，以提供稳定性输出信号
频率合成器
整数型PLL
整数型锁相环能够产生与参 考频率fref具有整数倍关系的 纯净输出频率fout。
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1所示，它由A/D、数字计算器和D/A三部分组成。
图7-11 数字环路滤波器一般形式
•
3. 数字压控振荡器(DCO)数字压控振荡器的基本组成如图7-13所示。它由频
率稳定的信号钟、计数器与比较器组成,其输出是一取样脉冲序列,脉冲周期受数字
环路滤波器送来的校正电压控制。前一个取样时刻的校正电压将改变下一个取样
时刻的脉冲时间的位置。DCO在环路中又被称为本地受控时钟或本地参考时钟信
号。
图7-12 数字环路滤波器的模拟实现形 式
图7-13 数字压控振荡器的基本组成方 案
•
数字压控振荡器的含义可用数学式子表示。对于第k个取样周期Tk,有
•
式中T０/N为DCO周期相对于中心周期To变化的最小单位。当无控制时,y k-1=0
•
若要设计一个受350MHz时钟控制的DCO,而为得到小于7.5°的环路量化相差,
输入信号最高工作频率fo应按下式计算:
2 360o fo 7.5o
N
fc
fo
7.5o 360o
fc
7.5o 360o
350
7.29MHz
第2节 位同步数字环实例
•
上述四种类型数字锁相环都可实现FM解调、位同步提取等功能。对于位同步提
•
二、环路位同步原理
•
图7-18为图7-16方案内各点的波形图,这里为分析简便,以均匀变换的数字脉
很大影响。
图7-1 数字锁相环一般组 成
•
1. 触发器型数字锁相环(FF—DPLL)该环路利用一双稳态触发器作数字鉴相器，
其状态分别受输入信号与本地受控时钟信号的正向过零点触发,产生的置位与复位脉
冲状态变化之间间隔就反映着两信号之间相位误差。
•
2. 奈奎斯特型数字锁相环(NR—DPLL)在输入信号进入数字鉴相器之前，先以奈
第7章 数字锁相环
• 第1节 全数字环概述 • 第2节 位同步数字环实例 • 第3节 ZC1—DPLL的原理与性能 • 第4节 单片集成全数字锁相环
第1节 全数字环概述
•
一、一般构成与分类
•
全数字环一般组成如图7-1所示。 它由数字鉴相器、数字滤波器与数字压控振荡
器(DCO)三个数字电路部件组成。其中数字鉴相器有多种样式，样式不同对环路性能有
号与本地时钟信号的相位，根据相位的超前或滞后输出相应的超前或滞后脉冲，
用变换成加脉冲或减脉冲,对应地调节本地时钟相位。
•
二、数字环部件电路与原理
•
下面介绍上述4类数字环中比较典型的部件电路及其工作原理。
•
1. 数字鉴相器
•
(1)触发器型鉴相器。图7-2是该型鉴相器的组成示意图。当检测到输入信号
正向过零点时，触发器置“1”，而本地参考信号的正向过零点使触发器置“0”复
位。
•
图7-2 触发器型鉴相 器
•
(2) 奈奎斯特速率抽样鉴相器。该型鉴相器组成如图7-3所示。模数变换器(A
/D)的抽样率按带通信号的取样定理选择，以使取样后信号含有充分的输入信号相
位信息。
图7-3 奈奎斯特速率抽样鉴相 器
•
(3) 过零取样鉴相器。这种鉴相器有两种形式，一种是正过零点取样，如图7
-5所示。这种正过零点取样鉴相器是所有数字鉴相器中最简单的,而且易于实现。
另一种则在正负过零点都取样，如图7-6所示。
图7-4 用于FM解调的NR-DPLL组 成方案
图7-5 正过零取样鉴相器
图7-6 双向过零取样鉴相 器
•
(4)超前滞后取样鉴相器。图7-7是用一个简单二元鉴相器表示的这种鉴相器
奎斯特速率(固定速率的时钟脉冲)进行抽样，然后再与本地受控时钟信号进行数字相
乘，产生数字式相位误差。
•
•
3.过零检测式数字锁相环(ZC-DPLL)环路用本地受控时钟脉冲对输入信号的过
零点抽样，非零的实际抽样值大小就反映着相位误差，用该相位误差来调节本地
时钟信号的相位。
•
4.超前滞后型数字锁相环(LL-DPLL)这种锁相环的鉴相器将逐周地比较输入信
取,我们以超前—滞后数字锁相环为例,结合一个简单实例加以说明。超前—滞后数字锁相
环组成如图7-15所示。
图7-15 超前—滞后数字锁相环基 本组成
•
一、电路组成与说明
•
电路实例是数字通信中常用的一种简单的超前—滞后位同步环路,未用序列滤
波器,电路组成如图7-16所示。
图7-16 位同步数字环组成 电路
间相位关系的。例如,中相积分区间跨在从正到负的两个码元之间,而积分结果为正
,说明DCO时钟超前;积分结果为负,说明DCO时钟滞后;积分结果为零,相位准确对准
。
•
由于鉴相器输出是二值脉冲,常后接一种序列滤波器来平滑其中的起伏,消除
噪声起伏造成的环路误动作比较方便。有两种形式序列滤波器,一种叫“N先于M”
。通过输入信号与本地参考信号(或受控钟脉冲信号)之间比相,形成超前或滞后脉
冲输出。超前脉冲意味着本地参考信号相位落后,θe＞0,故超前脉冲作用将使本地 参考信号相位提前;滞后脉冲表示θe＜0,其作用是使本地参考信号相位推后。
图7-7 简单二元鉴相器
•
图7-8上的中相积分—抽样—清除电路是用来判断DCO输出与码元转换边沿之
滤波器。如图7-9所示;另一种叫“随机徘徊”滤波器,如图7-10所示。
图7-9 “N先于M”序列滤波 器
图7-10 随机徘徊序列滤波器
•
2. 数字环路滤波器数字环中使用的数字环路滤波器与模拟环中使用的环路
滤波器作用一样，都对噪声及高频分量起抑制作用，并且控制着环路相位校正的
速度与精度。适当选择滤波器参数，可以改善环路的性能。一般构成形式如图7-1
T T TN y ,应Tk的=T相o;有位控改制变时量周为期以k±To/N或o 其倍o数的k量1相对于T。作阶跃式的改变。与(T7o/N-相1对)
2 (rad )
(7-
N
2)
•
所以N是表示2π弧度内相位受控变化大小的一个量,也叫做模2π内状态数。
这就是说,数字压控振荡器输出脉冲的瞬时相位θo(k),在2π弧度内只能以Δ或其倍数 离散地变化。显然,在这里To/N=Tc,Tc为信号钟的周期。因此有
N To Tc
(73)
•
另一种比较曲型的数字压控振荡器如图7-14(a)所示。其中信号钟产生频率fc
=mfo的窄脉冲序列。经控制器加至分频比为m的分频器上,分频后输出频率为fo,即
是DCO的输出频率。输入输出的脉冲波形如图7-14(b)所示。
图7-14 另一种常用的D CO方案
•
三、数字环的工作速率