第1章集成电路设计导论
集成电路分析与设计
第一章集成电路的发展1.何谓集成电路(Integrated Circuits)？集成电路:指通过一系列特定的加工工艺, 将晶体管,二极管等有源器件和电阻,电容,电感等无源器件,按照一定的电路互连,”集成”在一块半导体晶片上,封装在一个外壳内,执行特定电路或系统功能的一种器件.2.什么是摩尔定律(Moore’s Law)？它对集成电路的发展有什么作用？集成度：大约每三年翻两番，特征尺寸：每六年缩小近一倍事实上，摩尔定律并不是一个物理定律，而是一种预言，一张时间表。
它鞭策半导体产业界不断进步，并努力去实现它。
从根本上讲，摩尔定律是一种产业自我激励的机制，它让人们无法抗拒，并努力追赶，谁跟不上，谁就可能被残酷地淘汰。
摩尔定律已成为一盏照亮全球半导体产业前进方向的明灯。
3.IC发展水平的指标是什么？随着IC工业的发展，这些指标如何变化？集成规模(Integration scale)和特征尺寸(Feature size) 单个芯片上已经可以制作含有几百万个晶体管的一个完整的数字系统或数模混合的电子系统，集成电路的特征尺寸也已发展到深亚微米水平，0.18μm工艺已经走向规模化生产.4.什么是IDM、Fabless和Foundry？理解他们之间的关系。
IDM:集成电路发展的前三十年中，设计、制造和封装都是集中在半导体生产厂家内进行的，称之为一体化制造(IDM，Integrated Device Manufacturer)的集成电路实现模式。
无生产线（Fabless）集成电路设计提供了条件，为微电子领域发展知识经济提供了条件。
Fabless:1.设计公司拥有设计人才和设计技术，但不拥有生产线2.芯片设计公司不拥有生产线而存在和发展，而芯片制造单位致力于工艺实现(代客户加工，简称代工)3.设计单位与代工单位以信息流和物流的渠道建立联系Foundry:Foundry(代客户加工)第二章PN结的形成1.P型、N型半导体的形成及其能带结构图（EF与掺杂的关系）在纯净的硅晶体中掺入三价元素（如硼），使之取代晶格中硅原子的位置，此时自由电子和空穴浓度远远小于由于掺杂带来的空穴浓度,因此自由电子的导电基本可以忽略,这样的半导体叫做P型半导体。
第1章 集成电路设计导论
1.3 集成电路设计步骤
❖ “自底向上”（Bottom-up）
“自底向上”的设计路线，即自工艺开始，先进行单元设 计，在精心设计好各单元后逐步向上进行功能块、子系统 设计直至最终完成整个系统设计。在模拟IC和较简单的数 字IC设计中，大多仍采用“自底向上”的设计方法 。
❖ “自顶向下”（Top-down）
集成电路的历程:
1947-1948年: 世界上第一只晶体三极管面世。 1950年: 成功研制出结型晶体管 1952年: 英国皇家雷达研究所 第一次提出“集成电路”的设想
贝尔实验室的第一支晶体管
8
1.1 集成电路的发展
集成电路的历程:
1958年: 在美国德州仪器公司工作的Jacky Killby制造 出世界上第一块 集成电路—双极 型晶体管集成电路。
“或”矩阵 输出电路
可编程
固定
可编程
固定
固定
固定
固定 可由用户组态
四种简单PLD器件的比较
32
几种集成电路设计方法的比较
33
1.5 电子设计自动化技术概论
随着IC集成度的不断提高，IC规模越来越大、复杂度越来 越高，采用CAD辅助设计是必然趋势 。 ➢第一代IC设计CAD工具出现于20世纪60年代末70年代初， 但只能用于芯片的版图设计及版图设计规则的检查。 ➢第二代CAD系统随着工作站(Workstation)的推出出现于 80年代。其不仅具有图形处理能力，而且还具有原理图输入 和模拟能力 。 ➢如今CAD工具已进入了第三代，称之为EDA系统。其主要 标志是系统级设计工具的推出和逻辑设计工具的广泛应用。34
设计方法
20
1.4.1 全定制设计（Full-Custom Design）
第1章集成电路设计导论
1、微电子（集成电路）技术概述 2、集成电路设计步骤及方法
1
集成电路设计步骤
➢ “自底向上”（Bottom-up）
“自底向上”的设计路线，即自工艺开始，先进行单元设 计，在精心设计好各单元后逐步向上进行功能块、子系统 设计直至最终完成整个系统设计。在模拟IC和较简单的数 字IC设计中，大多仍采用“自底向上”的设计方法 。
5
半定制方法
半定制的设计方法分为： 门阵列（GA：Gate Array）法； 门海（GS：Sea of Gates）法； 标准单元（SC: Standard Cell）法； 积木块（BB：Building Block Layout）； 可编程逻辑器件（PLD：Programmable Logic Device)设计法。
标准单元法也存在不足：பைடு நூலகம்
(1) 原始投资大：单元库的开发需要投入大量的人力物力；当工艺变化时， 单元的修改工作需要付出相当大的代价，因而如何建立一个在比较长的时 间内能适应技术发展的单元库是一个突出问题。 (2) 成本较高：由于掩膜版需要全部定制，芯片的加工也要经过全过程，因 而成本较高。只有芯片产量达到某一定额(几万至十几万)，其成本才可接受。
不满足 后仿真
满足
VLS流I数片、字封I装C、的测设试 计流图
功能要求
系统建模 （Matlab等）
不满足 电路仿真
满足 手工设计
版图 不满足
后仿真 满足
模流拟片、IC封的装、设测计试 流图
3
集成电路设计方法
➢ 全定制方法（Full-Custom Design Approach） ➢ 半定制方法（Semi-Custom Design Approach）
模拟cmos集成电路设计拉扎维第1章绪论
总结词
拉扎维模拟方法在CMOS比较器设计中 具有重要作用，可以预测比较器的性能 和行为。
VS
详细描述
CMOS比较器是模拟集成电路中的关键元 件，用于信号的阈值检测和整形。拉扎维 模拟方法可以准确地模拟CMOS比较器的 静态和动态特性，包括响应时间、失调电 压、比较精度等参数，有助于设计者优化 比较器的性能，提高整个电路的稳定性。
应用实例二：模拟CMOS滤波器设计
总结词
利用拉扎维模拟方法，可以高效地设计和优化CMOS滤波器的性能。
详细描述
CMOS滤波器在通信、音频处理等领域有广泛应用。通过拉扎维模拟方法，可以快速设计和优化 CMOS滤波器的性能，包括频率响应、群延迟、线性相位等参数，从而缩短设计周期并提高滤波器的 性能。
应用实例三：模拟CMOS比较器设计
拉扎维模拟方法的优缺点
优点
拉扎维模拟方法基于物理模型，能够精确模拟CMOS集成电路的性能，对于复杂电路和新型器件具有较高的预测 精度。此外，该方法还支持多物理效应和多尺度模拟，能够模拟电路在不同工艺、温度和电压条件下的性能。
缺点
由于拉扎维模拟方法基于物理模型，因此需要较长的计算时间和较大的计算资源，对于大规模电路的模拟可能会 面临性能瓶颈。此外，该方法需要手动设定电路元件的参数，对于不同工艺和不同设计需求需要进行相应的调整 和优化。
04
拉扎维模拟方法的应用实例
应用实例一：模拟CMOS放大器设计
总结词
通过拉扎维模拟方法，可以有效地模拟CMOS放大器的性能，包括增益、带宽、 噪声等参数。
详细描述
CMOS放大器是模拟集成电路中的基本元件，其性能对于整个电路的性能至关 重要。拉扎维模拟方法可以准确地模拟CMOS放大器的直流和交流特性，包括 增益、带宽、噪声等参数，为设计者提供可靠的参考依据。
_集成电路设计导论
積體電路設計導論Introduction to Integrated Circuits Design清華大學電機系柏振球2005/9/1312006/9/112Circuit Courses in EE•積體電路設計導論電子學二類比電路分析與設計From discrete device view From integrated device view電子學一電子學一數位電路分析與設計(電子學三電子學三))Books•Text book–[1]. D.A. Hodges, H. G. Jackson, R. A. Saleh, "Analysis and Design of Digital Integrated Circuits," 3rd Ed., McGraw Hill, 2004•Reference–[2]. Neil H. E. Weste and David Harris, CMOS VLSI Design: A Circuits and Systems Perspective, 3nd Ed., Addison Wesley, 2005–...2005/9/133Contents•Introduction•MOS Transistors•CMOS IC Process•CMOS Static Logic•High-Speed CMOS Logic•BJT and ECL•Memory2005/9/134Course Grading•Homework 20%•Midterm 30%•Final exam. 30%•Final Project 20%2005/9/135Other Information•Contact method–Tel: 03-5162205–E-mail: jcbor@.tw–Office: 資電館 (EECS Building) R704B•Lecture web site–.tw/~jcbor/–Lecture will be available one day before the course.2005/9/136Introduction•IC brief history•What is IC (Integrated Circuit) ?•Circuit Analysis Concepts•Logic Families2005/9/137IC Brief History•IC annual salesSource: [2] 2005/9/1382005/9/139IC Brief History•Moore's law (1965)–Transistor counts have doubled every 18 monthsDouble /per 26 monthsIntel microprocessorsSSIMSI LSI VLSI Source: [2]IC Brief History•Operation frequencyIntel microprocessorsSource: [2] 2005/9/13102005/9/1311IC Brief History•Wireless communication applications arise2004006008001996199719981999200020012002yearS u b s c r i b e r s [m i l l i o n ]What is IC (Integrated Circuit) ?•Definition–An IC, sometimes called a chip, is a piece of a semiconductor wafer (called a die)with package, on which many tiny resistors,capacitors, and transistors are fabricated.•Number of process steps isindependent of circuit complexity.–Suitable for mass productionPhoto courtesy of Intel12 inch wafer and Pentium 4TM2005/9/1312What is IC (Integrated Circuit) ?–EX: A device area = 10 µm × 10 µm8-inch wafer area ≈ 0.1 m × 0.1 m ×πProcess cost = NT$ 50000Device cost≈ NT$ 0.00016Cost of on-chip devices << Cost of off-chip devices2005/9/1313What is IC (Integrated Circuit) ?•For the same circuit–On-chip devices ↑ and off-chip devices ↓–Cost ↓High integration trend•One rule for IC Design–Use fewest off-chip devices as you can2005/9/1314What is IC (Integrated Circuit) ?•IC cycle time is very long–EX:•Design - 2 months•Layout - 1 month•Process - 0.5 ~ 2 months•Measurement - 1 monthTotal - 4.4 ~ 6 monthsThe design iteration should be minimized.One iteration for digital ICs, 1 ~ 2 iteration for analog ICs2005/9/13152005/9/1316What is IC (Integrated Circuit) ?•How to minimize design iteration–Foundry•Offer accurate device models.–Active devices: corner models –Passive devices: variation ranges–Designer•Simulate circuits with most conditions–Worst-case simulation•Add design margin to overcome process variations–Digital circuits have highest design margin.V TNVTN ,min TN ,maxV TP ,V TP ,V 1V thV 02005/9/1317•AC (Small-signal) analysis–Linearize any nonlinear behavior•Ex:•Transient (Large-signal) analysis–Count all effectsCircuit Analysis Concepts•DC analysis–Ignore all capacitor/inductor effects•Ex: i C (t ) = 0v in (t )v out (t )))(1())(()(2t v V t v LWk t i DS T GS D λ+⋅−⋅=dtt dv C t i C C )()(⋅=dD D dsDS DS gs GS GS i I i v V v v V v +=+=+=000and dsgs d v LWk v L W k i ⋅⋅⋅+⋅⋅≈λ2Logic Families •Voltage-mode logicCMOS static logicD QQDQTSPC dynamic logic2005/9/13182005/9/1319Logic Families•Current-mode logicV V v in -v in +V VV v in +v in -SCLECLV V。
集成电路设计导论
集成电路设计导论1.集成电路的定义？所谓集成电路，是指采用半导体工艺，把一个电路中所需的晶体管、二极管、电阻、电容和电感等元件连同它们之间的电气连线在一块或几块很小的半导体晶片或介质基片上一同制作出来，形成完整电路，然后封装在一个管壳内，成为具有特定电路功能的微型结构。
2.集成电路的生产线即集成电路制造的整体环境，由净化厂房、工艺流水线和保证系统（供电，纯水，气体纯化和试剂）组成。
3.标准生产线的几大要素：净化间、超纯水、高纯气体、超净高纯试剂、高纯度的单晶材料、人才。
4.集成电路制造的基本流程：硅片制备，芯片加工，芯片的测试与拣选，装配与封装，终测确保集成电路通过电学和环境测试。
5.硅片制备基本流程：晶体生长，整形，切片，磨片倒角，刻蚀，抛光，清洗，检查，包装。
6.氧化层在集成电路制造工艺中的应用：保护硅片上集成的器件和电路免受划伤和玷污；限制带电载流子场区隔离（表面钝化）;栅氧或储存器单元结构中的介质材料；掺杂中的注入掩蔽；金属导电层间的介质层。
7.根据氧化剂的不同，热氧化法可分解为：干氧氧化、水汽氧化、湿氧氧化。
8.光刻的概念：光刻类似照相复制方法，即将掩膜板上的图形精确地复制到涂在硅片表面的光刻胶或其他掩蔽膜上面，然后在光刻胶或其他掩蔽膜的保护下对硅片进行离子注入，刻蚀，金属蒸渡等。
S制造的主要步骤：N阱的形成，定义有源区，沟道调节离子注入，局部硅氧化，生长栅氧化层，制备多晶硅栅极，制备PMOS，制备NMOS,接触孔的形成，互连布线的形成。
10.短沟道效应：伴随着MOSFET的沟道长度的减小，许多原来可以忽略的效应就变得显著起来，甚至会成为主导因素，结果导致器件的特性与沟道模型发生偏离，这种偏离即短沟道效应。
11.短沟道效应的现象:迁移率退化效应，降低短沟道效应：按比例缩小。
12.MOS器件SPICE模型,LEVEL_1模型的沟道长度：>=5um，LEVEL_2模型大于1um小于5um，LEVEL_3模型小于1um。
清华大学《数字集成电路设计》周润德 第1章(课件)绪论
2004-9-15
清华大学微电子所《数字大规模集成电路》 周润德
第1章第3页
评分规则（Grading Policy)
（1）作业： 20％
第 4 周起，每周一次，一周完成，上课时交，迟交无效
（2）期中考试：20％
100
P6 Pentium ® proc
10
8086 286
486
386
8085
1
8080
8008
4004
0.1 1971
1974
1978 1985 年
1992
最先进微处理器的功耗持续增长
2000
资料来源： Intel
2004-9-15
清华大学微电子所《数字大规模集成电路》 周润德
第 1 章 第 21 页
2004-9-15
清华大学微电子所《数字大规模集成电路》 周润德
第 1 章 第 17 页
微处理器单个芯片尺寸的增长趋势
100
单个芯片尺寸 (mm)
P6
10
486 Pentium ® proc 386
8080
286 8086
8085
8008
4004
资料来源： Intel
1 1970
1980
1990 年
每1.96年翻一倍!
Pentium® III
Pentium® II
Pentium® Pro
Pentium® i486
i386
80286
10
1 1975
8086
1980
1985 1990
1995
2000
资料来源: Intel
集成电路设计导论 工程硕士 教学大纲2013版
附件5：《集成电路设计导论》课程教学大纲课程编号：430328 责任学院：微电子与固体电子学院学时数: 40 学分：2学分开课学期：春季/秋季一、教学目的本课程是微电子学与集成电路等专业学生的一门入门课程。
通过本课程的学习，使学生了解集成电路的基本概念、应用和主要制造工艺；掌握MOS晶体管的结构与特性、基本数字集成电路和典型模拟集成电路的结构与特点；了解VLSI设计流程、EDA设计和集成电路版图设计的软件工具和基本方法。
最终使学生掌握集成电路设计的主要流程、方法和思路。
二、课程教学内容要求与学时分配本课程共有8章内容，课程教学内容要求与学时分配如下：第一章绪论（3学时）1 本章教学内容：(1) 集成电路的基本概念（1学时），(2) 集成电路的设计与制造流程（1学时），（3）集成电路的发展趋势（1学时）。
2 本章教学要求：通过本章课程的学习，要求学生理解集成电路的基本概念和重要性，掌握集成电路的设计与制造流程。
3 本章教学重点：（1）集成电路的基本概念，（2）集成电路的发展趋势。
4 本章教学难点：集成电路的设计与制造流程。
第二章集成电路制造（4学时）1 本章教学内容：(1) 集成电路制造的基本要素（0.5学时），(2) 主要制造工艺（2学时），（3）CMOS工艺流程（1学时），(4) 工艺评估（0.5学时）。
2 本章教学要求：通过本章课程的学习，要求学生了解集成电路的基本要素、主要制造工艺和工艺评估方法，掌握CMOS工艺流程。
3 本章教学重点：（1）集成电路的主要制造工艺，（2）CMOS工艺流程。
4 本章教学难点：CMOS工艺流程。
第三章 MOSFET晶体管（5学时）1 本章教学内容：(1) MOSFET的结构与特性（2学时），(2) 短沟道效应（1学时），（3）按比例缩小理论（1学时），(4) MOSFET电容（0.5学时），(5) MOS器件的SPICE模型（0.5学时）。
2 本章教学要求：通过本章课程的学习，要求学生掌握MOSFET的结构与特性、短沟道效应、按比例缩小理论，了解MOSFET电容及MOS器件的SPICE模型。
《集成电路设计概述》PPT课件
集成电路的发明
• 平面工艺的发明 1959年7月， 美国Fairchild 公司的Noyce发明第一 块单片集成电路： 利用二氧化硅膜制成平面晶体管， 用淀积在二氧化硅膜上和二氧化硅膜密接在一起的 导电膜作为元器件间的电连接(布线)。 这是单片集成电路的雏形，是与现在的硅集成电路 直接有关的发明。将平面技术、照相腐蚀和布线技 术组合起来，获得大量生产集成电路的可能性。
工艺 元件数
门数 年代
典型 产品
SSI
<102
<10
1961 集成 门、 触发
器
MSI 102 ~ 10
3
10 ~ 102 1966
计数器 加法器
LSI 103 ~ 104 102 ~ 103
1971
8bMCU ROM RAM
VLSI 104 ~ 106 103 ~ 105
1980
16-32bit MCU
第一章 集成电路设计概述
1.1 集成电路（IC）的发展
芯片，现代社会的基石
内存条
PDA：掌上电脑
手机
数码相机
主板
计算机
集成电路
Integrated Circuit ，缩写IC IC是通过一系列特定的加工工艺，将晶体管 、二极管等有源器件和电阻、电容、电感等无源 器件，按照一定的电路互连，“集成”在一块半 导体晶片（如硅或砷化镓）上，封装在一个外壳 内，执行特定电路或系统功能的一种器件。
19
❖Intel 公司第一代CPU—4004
电路规模：2300个晶体管 生产工艺：10um 最快速度：108KHz
20
❖Intel 公司CPU—386TM
电路规模：275,000个晶体管 生产工艺：1.5um 最快速度：33MHz
《集成电路设计导论》课件
IC设计的测试和验证
探讨IC设计的测试和验证技术， 以确保设计的正确性和可靠性。
总结与展望
集成电路设计的现状与未来趋势
总结集成电路设计的现状并展望未来的发展趋 势，如人工智能芯片和物联网应用。
集成电路设计中的挑战与机遇
探讨集成电路设计中面临的挑战和机遇，如功 耗优化和设计验证等。
《集成电路设计导论》 PPT课件
这是一套《集成电路设计导论》的PPT课件，针对集成电路的概念、分类和历 史发展等主题进行介绍，通过丰富的内容和精美的图片，让学习更加生动有 趣。
第一章：集成电路概述
集成电路的定义
介绍集成电路的基本概念和定义，以及其在电子领域中的重要作用。
集成电路的分类
分析不同类型的集成电路，包括数字集成电路、模拟集成电路和混合集成电路。
探讨集成电路设计中常用的仿真 技术，如时序仿真、噪声仿真和 功耗仿真等。
CMOS工艺的基本原理和特点，以及其在集成电路设计中的应用。
2
CMOS电路设计基础
讨论CMOS电路设计的基本原则和技巧，包括逻辑门设计和布局。
3
CMOS电路的布局与布线
解释CMOS电路布局与布线的重要性，以及如何进行最佳布局和布线。
第五章：模拟电路设计
模拟电路设计基础
介绍模拟电路设计的基本原理和 技术，包括信号放大、滤波和稳 压等。
模拟电路的建模与仿真
讨论模拟电路的建模方法和仿真 技术，以验证电路设计的准确性 和性能。
模拟电路的测试和调试
探讨模拟电路的测试和调试方法， 以保证电路的可靠性和稳定性。
第六章：数字电路设计
1
数字电路的逻辑设计
第四章：数模转换电路设计
数模转换电路的种类
《集成电路设计》课件
掺杂与刻蚀
在晶圆表面进行掺杂和刻蚀， 形成电路元件和互连结构。
晶圆制备
将高纯度硅晶棒进行切片，得 到晶圆片，作为集成电路制造 的基础材料。
图案转移
将设计好的电路图案通过光刻 技术转移到晶圆表面，形成电 路图形。
金属化与封装
在晶圆表面沉积金属，形成电 路的互连线路，并将单个芯片 封装成最终的产品。
集成电路工艺材料
详细描述
数字集成电路设计案例通常包括门电路设计、触发器设计、寄存器设计等，这些基本单元是构成复杂数字系统的 基石。此外，数字系统级的设计案例包括微处理器、微控制器、数字信号处理器等，这些系统级芯片广泛应用于 计算机、通信、控制等领域。
模拟集成电路设计案例
总结词
模拟集成电路设计案例主要涉及放大器、滤波器、比较器等模拟电路单元的设计，以及模拟系统级的 设计。
电视、音响、游戏机 等。
工业控制
PLC、DCS、机器人 等。
汽车电子
发动机控制、ABS、 ESP等。
02
集成电路设计基础
集成电路设计流程
需求分析
对产品需求进行调研，明确设计目标、性能 指标和限制条件。
规格制定
根据需求分析结果，制定出具体的规格说明书 ，包括芯片功能、性能参数等。
架构设计
根据规格说明书，设计出芯片的总体结构，包括 各个模块的组成和相互关系。
电路仿真工具
用于模拟电路的行为和性能， 常用的有ModelSim和 Matlab Simulink。
物理设计工具
用于将电路设计转换为版图， 常用的有Cadence和 Synopsys。
测试工具
用于测试芯片的性能和功能， 常用的有JTAG和Boundary Scan。
微电子与集成电路设计导论 第一章 概论
图1.5.4 国内集成电路的供求关系
图1.5.5 集成电路的进口量
➢ 我国的微电子技术的发展大致可以分为两个阶段：
第一个阶段：在2000年之前，1956年，北京大学、复旦大学、东北人民 大学、厦门大学、南京大学在北大联合创建半导体专业。1977年在北京 大学诞生了第一块大规模集成电路。而在1980年以后，初步形成了制造 业、设计业、封装业分离的状态。
➢ 膜集成电路：是在玻璃或陶瓷片等绝缘物体上，以膜的形式制作电阻、电 容等无源器件，并加以封装而成。
➢ 混合集成电路：在实际应用中，多半是在无源膜电路上外加半导体集成电 路或分立元件的二极管、三极管等有源器件，使之构成一个整体，这便是 混合集成电路。
图1.4.1 集成电路的分类
1.5 微电子产业的发展现状
ห้องสมุดไป่ตู้
3. 对信息社会的作用
图1.2.3 信息社会各应用产品市场领域的销售额
4. 对传统产业的带动作用
微电子对传统产业的渗透与带动作用。几乎所有的传统产业与微电子技术结 合，用集成电路芯片进行智能改造，都可以使传统产业重新焕发青春。
对风机、水泵采用变频调速等电子技术进行改造，每年即可节电500亿度以上. 和机械学科的结合，导致很多传统的机械产品逐步电子化。 和生物学结合，生物芯片的诞生得以实现对细胞、蛋白质、DNA以及其他生
图1.3.8 摩尔定律示意图
➢ 早期研制和生产的集成电路都是双极型的。 1930年，德国科学家Lilien-filed提出了关于MOS场效应晶体管的概念、工作原理 以及具体的实施方案。 1960年Kang和Atalla研制出第一个利用硅半导体材料制成的MOS晶体管。 1962年以后出现了由金属-氧化物-半导体（MOS）场效应晶体管组成的MOS集成 电路。
集成电路设计ppt
第四章 半导体集成电路基本加工工艺与设计规则 4.1 引言 4.2 集成电路基本加工工艺 4.3 CMOS工艺流程 4.4 设计规则 4.5 CMOS反相器的闩锁效应 4.6 版图设计
第五章 MOS管数字集成电路基本逻辑单元设计 5.1 NMOS管逻辑电路 5.2 静态CMOS逻辑电路 5.3 MOS管改进型逻辑电路 5.4 MOS管传输逻辑电路 5.5 触发器 5.6 移位寄存器 5.7 输入输出（I/O）单元
[3] 陈中建主译. CMOS电路设计、布局与仿真.北京：机械工 业出版社，2006.
[4]（美）Wayne Wolf. Modern VLSI Design System on Silicon. 北京：科学出版社，2002.
[5] 朱正涌. 半导体集成电路. 北京：清华大学出版社，2001. [6] 王志功，沈永朝.《集成电路设计基础》电子工业出版
第六章 MOS管数字集成电路子系统设计 6.1 引言 6.2 加法器 6.3 乘法器 6.4 存储器
6.5 PLA 第七章 MOS管模拟集成电路设计基础
7.1 引言 7.2 MOS管模拟集成电路中的基本元器件 7.3 MOS模拟集成电路基本单元电路 7.4 MOS管集成运算放大器和比较器 7. 5 MOS管模拟集成电路版图设计 第八章 集成电路的测试与可测性设计
1.2 集成电路的发展
1、描述集成电路工艺技术水平的五个技术指标 （1）集成度（Integration Level）
集成度是以一个IC芯片所包含的元件（晶体管或门/数）来 衡量（包括有源和无源元件）。随着集成度的提高，使IC及使用 IC的电子设备的功能增强、速度和可靠性提高、功耗降低、体积 和重量减小、产品成本下降，从而提高了性能/价格比，不断扩 大其应用领域，因此集成度是IC技术进步的标志。为了提高集成 度采取了增大芯片面积、缩小器件特征尺寸、改进电路及结构设 计等措施。为节省芯片面积普遍采用了多层布线结构。硅晶片集 成（Wafer Scale Integration -WSI)和三维集成技术也正在研 究开发。从电子系统的角度来看，集成度的提高使IC进入系统集 成或片上系统（SoC）的时代。
《集成电路版图设计与TannerEDA工具的使用》课件第1章
集成电路的分类方法非常多，如果按照应用领域来分， 可以分为通用集成电路和专用集成电路；如果按照电路的功 能来进行分类，可以分为数字集成电路、模拟集成电路和数 模混合集成电路；如果按照器件结构类型来分，可以分为 MOS集成电路、双极型集成电路和BiMOS集成电路；
如果按照集成电路的集成度来分，可以分为小规模集成 电路(SSI，Small Scale Integration)、中规模集成电路(MSI， Medium Scale Integration)、大规模集成电路(LSI，Large Scale Integration)、超大规模集成电路(VLSI，Very Large Scale Integration)、特大规模集成电路(ULSI，Ultra Large Scale Integration)和巨大规模集成电路(GSI，Giant Scale Integration)。
所谓分层设计，是指将集成电路的设计分为五个设计层 次，即行为级设计、RTL级设计、门级设计、晶体管级设计 和版图级设计。行为级设计是指用高级语言来建立行为模型， 即用高级语言来实现设计的算法。RTL级设计是指描述寄存 器之间数据的流动及数据的处理方法。门级设计是指设计逻 辑门及其互连方式。晶体管级设计是指将逻辑门进一步用晶 体管及互连关系来描述。版图级设计是指集成电路最终的掩 膜版设计。
设计IC芯片的最初目的就是为了减小计算机的体积。 1945年，美国生产出了第一台全自动电子数字计算机“埃 尼阿克”(ENIAC，Electronic Numerical Integrator and Calculator，电子数字积分器和计算器)。它采用电子管作 为计算机的基本元件，每秒可进行5000次加减运算，体积 为3000立方英尺(1立方英尺=0.028 317立方米)，占地170 平方米，重量30吨，耗电140～150千瓦。如今，在集成电 路技术的推动下，个人电脑的体积变得越来越小，其运行 速度和功能在过去看来是不可想象的。
(完整版)1-1集成电路版图设计概述
二、按集成度分类
集成度：每块集成电路芯片中包含的元器件数目
类别
数字集成电路
模拟集成电路
MOS IC
双极IC
SSI
<102
<100
<30
MSI
102103
100500
30100
LSI
103105
5002000
100300
VLSI
105107
>2000
>300
ULSI
107109
GSI
❖ 专用集成电路 根据某种电子设备中特定的技术要求而专门设计的集成 电路简称ASIC，其特点是集成度较高功能较多，功耗较 小，封装形式多样。玩具狗芯片； 通信卫星芯片；计算 机工作站CPU中存储器与微处理器间的接口芯片
第一章 集成电路设计概述
1.3 无生产线集成电路设计技术 Fabless IC Design Technique
IDM与Fabless集成电路实现
• 集成电路发展的前三十年中，设计、制造和封装都 是集中在半导体生产厂家内进行的，称之为一体化 制造 (IDM，Integrated Device Manufacture)的集 成电路实现模式。
• 近十年以来，电路设计、工艺制造和封装开始分立 运行，这为发展无生产线（Fabless）集成电路设计 提供了条件，为微电子领域发展知识经济提供了条 件。
第一章 集成电路设计概述
1.1 集成电路（IC）的发展
芯片，现代社会的基石
内存条
PDA：掌上电脑
手机
数码相机
主板
计算机
集成电路
Integrated Circuit ，缩写IC IC是通过一系列特定的加工工艺，将晶体管 、二极管等有源器件和电阻、电容、电感等无源 器件，按照一定的电路互连，“集成”在一块半 导体晶片（如硅或砷化镓）上，封装在一个外壳 内，执行特定电路或系统功能的一种器件。
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(4) 可以与全定制设计法相结合。在芯片内放入经编译得到的宏单元或人工 设计的功能块。
标准单元法也存在不足：
(1) 原始投资大：单元库的开发需要投入大量的人力物力；当工艺变化时， 单元的修改工作需要付出相当大的代价，因而如何建立一个在比较长的时
间内能适应技术发展的单元库是一个突出问题。
(2) 成本较高：由于掩膜版需要全部定制，芯片的加工也要经过全过程，因 而成本较高。只有芯片产量达到某一定额(几万至十几万)，其成本才可接受。
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门阵列法和门海
门阵列是指在一个芯片上把形状和尺寸完全相 同的单元排列成阵列，每个单元内部含有若干 器件，单元之间留有高度固定的布线通道。
门海设计技术是把由一对不共栅的P管和N管组 成的基本单元铺满整个芯片（除I/O区外），基 本单元之间无氧化隔离区，布线通道不确定， 宏单元连线在无用器件区上进行。
网表 不满足
时序仿真 满足
版图自动 布局、布线
不满足 后仿真
满足
VLS流I数片、字封I装C、的测设试 计流图
功能要求
系统建模 （Matlab等）
不满足 电路仿真
满足 手工设计
版图 不满足
后仿真 满足
模流拟片、IC封的装、设测计试 流图
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集成电路设计方法
引脚
ROM
ALU、寄存器等 引
时钟产生 单元
A/D
脚
通用单元法示意图
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BB单元：
较大规模的功能块（如ROM、RAM、ALU或模拟电路单元等），单元 可以用GA、SC、PLD或全定制方法设计。
BB布图特点：
任意形状的单元（一般为矩形或“L”型）、任意位置、无布线通道。
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第1章 集成电路设计导论
1、微电子（集成电路）技术概述 2、集成电路设计步骤及方法
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集成电路设计步骤
“自底向上”（Bottom-up）
“自底向上”的设计路线，即自工艺开始，先进行单元设 计，在精心设计好各单元后逐步向上进行功能块、子系统 设计直至最终完成整个系统设计。在模拟IC和较简单的数 字IC设计中，大多仍采用“自底向上”的设计方法 。
(3) 门阵列设计时只需要定制部分掩膜版，而标准单元设计后需要定制所有 的各层掩膜版。
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与门阵列法相比，标准单元法有明显的优点：
(1) 芯片面积的利用率比门阵列法要高。芯片中没有无用的单元，也没有无 用的晶体管。
(2) 可以保证100％的连续布通率。 (3) 单元能根据设计要求临时加以特殊设计并加入库内，因而可得到较佳的 电路性能。
BB方法特点：
较大的设计自由度，可以在版图和性能上得到最佳的优化。
布图算法发展中：
通道不规则，连线端口在单元四周，位置不规则。
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The end!
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2）积木块法(BB)
又称通用单元设计法。与标准单元不同之处是：第一，它既不要求每 个单元（或称积木块）等高，也不要求等宽。每个单元可根据最合理的 情况单独进行版图设计，因而可获得最佳性能。设计好的单元存入库中 备调用。第二，它没有统一的布线通道，而是根据需要加以分配 。
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标准单元法和积木块法
1）标准单元法 概念：从标准单元库中调用事先经过精心设计的逻辑单元，并排 列成行，行间留有可调整的布线通道，再按功能要求将各内部单 元以及输入/输出单元连接起来，形成所需的专用电路。 芯片布局：芯片中心是单元区，输入/输出单元和压焊块在芯片四 周，基本单元具有等高不等宽的结构，布线通道区没有宽度的限 制，利于实现优化布线。
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SC法设计流程与门阵列法相似，但有若干基本的不同点：
(1) 在门阵列法中逻辑图是转换成门阵列所具有的单元或宏单元，而标准单 元法则转换成标准单元库中所具有的标准单元。
(2) 门阵列设计时首先要选定某一种门复杂度的基片，因而门阵列的布局和 布线是在最大的门数目、最大的压焊块数目、布线通道的间距都确定的 前提下进行的。标准单元法则不同，它的单元数、压焊块数取决于具体 设计的要求，而且布线通道的间距是可变的，当布线发生困难时，通道 间距可以随时加大，因而布局和布线是在一种不太受约束的条件下进行 的。
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门阵列方法的设计特点：设计周期短，设计成本低，适 合设计适当规模、中等性能、要求设计时间短、数量相 对较少的电路。 不足：设计灵活性较低；门利用率低；芯片面积浪费。
门海方法的设计特点：门利用率高，集成密度大，布线 灵活，保证布线布通率。 不足：仍有布线通道，增加通道是单元高度的整数倍， 布线通道下的晶体管不可用。
全定制方法（Full-Custom Design Approach） 半定制方法（Semi-Custom Design Approach）
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全定制方法
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全定制IC：硅片没有经过加工，其各掩模层都要按特 定电路的要求进行专门设计
适用于要求得到最高速度、最低功耗和最省面积的芯 片oundry
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设计中心
寄存器传输 级行为描述
单元库
布局布线
向 Foundry 提供 网表
行为仿真 综合
逻辑网表 逻辑模拟
掩膜版图
生成 延迟 版图检查 / 网表和参数提取 文 件
/ 网表一致性检查
后仿真 产生测试向量
制版 / 流片 /测试/封装
门阵列法设计流程图
版图设计时采用人工设计，对每个器件进行优化，芯 片性能获得最佳，芯片尺寸最小
设计周期长，设计成本高，适用于性能要求极高或批 量很大的产品，模拟电路
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半定制方法
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半定制的设计方法分为： 门阵列（GA：Gate Array）法； 门海（GS：Sea of Gates）法； 标准单元（SC: Standard Cell）法； 积木块（BB：Building Block Layout）； 可编程逻辑器件（PLD：Programmable Logic Device)设计法。
“自顶向下”（Top-down）
其设计步骤与“自底向上”步骤相反。设计者首先进行行 为设计；其次进行结构设计；接着把各子单元转换成逻辑 图或电路图；最后将电路图转换成版图。
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功能要求
行为设计 （Verilog/VHDL）
不满足 行为仿真
满足 综合、优化