三位十进制计数器综述
数电课程设计说明书
题目三位十进制计数器的设计系(部) 电子与通信工程系
专业(班级) 光电信息工程
姓名
学号
指导教师
起止日期6月11日至6月15日
目录
摘要 (3)
关键词 (3)
一、设计内容 (3)
1、设计要求及设计参数： (3)
2、内容要求： (3)
二、设计任务： (3)
三、设计原理 (3)
１、芯片介绍 (3)
（1）74ls192芯片 (3)
（2）555芯片 (4)
（3）三段稳压器（LM7805） (5)
2、三位十进制计数器的工作原理 (6)
3、＋5V直流电源的工作原理 (6)
四、仿真图 (6)
1、MultiSim仿真图 (6)
（1）三位十进制减计数器 (6)
（2）四位十进制加计数器 (7)
（3）+5V直流电源 (8)
2、Protel绘制原理图 (8)
（1）三位十进制计数器 (8)
（2）+5V直流电源 (8)
五、心得体会 (9)
参考文献 (9)
三位十进制计数器设计
摘要: 本次课程设计的题目是三位十进制计数器的设计。就设计三位十进制计数器方案而言，主要选取了3个74ls192芯片、1个555芯片及若干电容电阻。74ls192芯片是双时钟方式的十进制可逆计数器，这就使得设计电路复杂不起来。本设计采用555芯片意在实现一个脉冲发生器，为计数器提供一个脉冲。然后再对其设计方案进行Multisim仿真，测试和分析电路图性能，并采用Protel 绘制原理图、设计PCB板。本次设计的计数器是三位的十进制加计数器，由上升沿触发，通过CO 输出与其他芯片进行级联。由于设计补充要求设计一个+5V的直流电源，本设计中的直流电源主要是运用了模电知识来设计的，其中采用了变压器、三段稳压器、220V的交流输入电源等器材。设计最后补充完成了计数器的真值表和扩展了计数器的位数。
关键词:三位十进制计数器、74ls192芯片、555芯片、+5V的直流电源、Multisim仿真、
Protel绘制原理图，真值表。
一、设计内容
1、设计要求及设计参数：
1）设计一个能计0—999的三位十进制计数器。
（2）要求用数码管显示。
基本部分：设计制作一个能显示三位的十进制计数器，熟悉计数器的基本原理，电路的连线要求采用直线连接和总线连接两种方式，补充完成LED显示条对应的真值表，并完成直流电源5V的设计。发挥部分：举例说明所设计的三位十进制计数器适用于什么场合，设计增加一位（显示4位）的计数器.
2、内容要求：
2、目录、摘要、关键词、设计方案、性能测试与分析、Multisim9 仿真、Protel绘制原理图、设计PCB板、心得体会（设计方案、参数计算、相关软件的使用、电路仿真及PCB设计调试过程中遇到的问题及解决办法）；
二、设计任务：
1、理论设计：网络、图书馆查找资料软件应用：学习MultiSim9软件的操作并完成系统原理图的绘制并要求仿真通过；
2、在MultiSim环境下，检测各课题的电路参数、波形；以备完成课程设计说明书；
3、学习Protel软件的操作并完成SCH原理图的绘制及PCB板图的设计；
三、设计原理
１、芯片介绍
（1）74ls192芯片
74ls192是双时钟方式的十进制可逆计数器。下面即为74ls192引脚图和功能表。
CPU为加计数时钟输入端，CPD为减计数输入端
LD为预置输入控制端，异步预置
CR为复位输入端，高电平有效，异步清零
CO为进位输输出出，1001状态后负脉冲
BO为借位输出，0000状态后负脉冲输出
图1 74ls192引脚图和 74ls192芯片
74ls192芯片真值表
（2）555芯片
55 定时器是一种模拟和数字功能相结合的中规模集成器件。一般用双极性工艺制作的称为555，用 CMOS 工艺制作的称为 7555，除单定时器外，还有对应的双定时器 556/7556。555 定时器的电源电压范围宽，可在 4.5V~16V 工作，7555 可在 3~18V 工作，输出驱动电流约为 200mA，因而其输出可与 TTL、CMOS 或者模拟电路电平兼容。
555引脚图如下所示。555定时器由3个阻值为5kΩ的电阻组成的分压器、两个电压比较器C1和C2、基本RS触发器、放电三极管TD和缓冲反相器G4组成。虚线边沿标注的数字为管脚号。其中，1脚为接地端；2脚为低电平触发端，由此输入低电平触发脉冲；6脚为高电平触发端，由此输入高电平触发脉冲；4脚为复位端，输入负脉冲（或使其电压低于0.7V）可使555定时器直接复位；5脚为电压控制端，在此端外加电压可以改变比较器的参考电压，不用时，经0.01uF的电容接地，以防止引入干扰；7脚为放电端，555定时器输出低电平时，放电晶体管TD导通，外接电容元件通过TD放电；3脚为输出端，输出高电压约低于电源电压1V—3V，输出电流可达200mA，因此可直接驱动继电器、发光二极管、指示灯等；8脚为电源端，可在5V—18V范围内使用。
555定时器工作时过程分析如下：
5脚经0.01uF电容接地，比较器C1和C2的比较电压为：UR1=2/3VCC、UR2=1/3VCC。
当VI1＞2/3VCC，VI2＞1/3VCC时，比较器C1输出低电平，比较器C2输出高电平,基本RS 触发器置0，G3输出高电平，放电三极管TD导通，定时器输出低电平。
当VI1＜2/3VCC，VI2＞1/3VCC时，比较器C1输出高电平，比较器C2输出高电平，基本RS触发器保持原状态不变，555定时器输出状态保持不来。
当VI1＞2/3VCC，VI2＜1/3VCC时，比较器C1输出低电平，比较器C2输出低电平，基本RS触发器两端都被置1，G3输出低电平，放电三极管TD截止，定时器输
出高电平。
当VI1＜2/3VCC，VI2＜1/3VCC时，比较器C1输出高电平，比较器C2输出低电平，基本RS触发器置1，G3输出低电平，放电三极管TD截止，定时器输出高电
平。
图2 555电路结构图3 555引脚图（3）三段稳压器（LM7805）
三端稳压集成电路lm7805。电子产品中，常见的三端稳压
集成电路有正电压输出的lm78 ××系列和负电压输出的lm79××
系列。顾名思义，三端IC是指这种稳压用的集成电路，只有三
条引脚输出，分别是输入端、接地端和输出端。
用lm78/lm79系列三端稳压IC来组成稳压电源所需的
外围元件极少，电路内部还有过流、过热及调整管的保护电
路，使用起来可靠、方便，而且价格便宜。该系列集成稳压
IC型号中的lm78或lm79后面的数字代表该三端集成稳压
电路的输出电压，如lm7806表示输出电压为正6V，lm7909
表示输出电压为负9V。
图4三段稳压器
2、三位十进制计数器的工作原理
通过前面对74LS192 的介绍，了解到74LS192 芯片本身就是一个十进制计数器。这次设计的三位十进制计数器的级联则是通过进位（BO）端与另一74LS192 芯片的上升沿触发端（CPD）连接实现的。计数原理与数学中的数数原理相同。个位每从9减至0，十位则减一位。同理，当十位从9减至0时，百位减一位。当计数到000时，计数器归零。这样就实现了999到000的计数。
计数器的计数需要有上下沿的触发，本设计中为计数器提供触发的是以555芯片为核心构成的多谐振荡器。多谐振荡器的振荡频率则是由其电路中的电容、电阻值的大小及分配情况决定的。
3、＋5V直流电源的工作原理
该电路输入家用220v交流电，经过全桥整流，稳压后输出稳定的5v直流电。
图5 ＋5V直流电源工作流程
从图上看,变压器输入端经过一个保险连接电源插头,如果变压器或后面的电路发生短路，保险内的金属细丝就会因大电流引发的高温溶化后断开。
变压器后面由4个二极管组成一个桥式整流电路，整流后就得到一个电压波动很大的直流电源，所以在这里接两个电解电容。
变压器输出端的9V电压经桥式整流并电容滤波，在电容C1两端大约会有24V多一点的电压，假如从电容两端直接接一个负载，当负载变化或交流电源有少许波动都会使C1两端的电压发生较大幅度的变化，因此要得到一个比较稳定的电压，在这里接一个三端稳压器的元件。
三端稳压器是一种集成电路元件，内部由一些三极管和电阻等构成，在分析电路时可简单的认为这是一个能自动调节电阻的元件，当负载电流大时三端稳压器内的电阻自动变小，而当负载电流变小时三端稳压器内的电阻又会自动变大，这样就能保持稳压器的输出电压保持基本不变。
因为我们要输出5V的电压，所以选用7805，7805前面的字母可能会因生产厂家不同而不同。LM7805最大可以输出1A的电流，内部有限流式短路保护，短时间内，例如几秒钟的时间，输出端对地（2脚）短路并不会使7805烧坏，当然如果时间很长就不好说了，这跟散热条件有很大的关系。
三端稳压器后面接一个105的电容，这个电容有滤波和阻尼作用。最后在C2两端接一个输出电源的插针，可用于与其它用电器连接。虽然7805最大电流是一安培，但实际使用一般不要超过500mA,否则会发热很大，容易烧坏。一般负载电有200mA以上时需要散热片。
四、仿真图
1、MultiSim仿真图
（1）三位十进制减计数器
图6 三位十进制计数器（2）四位十进制加计数器
图7 四位十进制计数器
（3）+5V直流电源
图8 +5V直流电源2、Protel绘制原理图
（1）三位十进制计数器
图9 三位十进制计数器（2）+5V直流电源
图10 +5V直流电源
五、心得体会
通过这次课程设计，加强了我们动手、思考和解决问题的能力。、我觉得做课程设计同时也是对课本知识的巩固和加强，由于课本上的知识太多，平时课间的学习并不能很好的理解和运用各个元件的功能，而且考试内容有限，所以在这次课程设计过程中，我们了解了很多元件的功能，并且对于其在电路中的使用有了更多的认识。平时看课本时，有时问题老是弄不懂，做完课程设计，那些问题就迎刃而解了。而且还可以记住很多东西。比如一些芯片的功能，平时看课本，这次看了，下次就忘了，通过动手实践让我们对各个元件映象深刻。认识来源于实践，实践是认识的动力和最终目的，实践是检验真理的唯一标准。所以这个期末测试之后的课程设计对我们的作用是非常大的。此次课程设计，学到了很多课内学不到的东西，比如独立思考解决问题等，都受益非浅，在此，感谢于老师的细心指导。
参考文献
[1] 高吉祥、唐朝京．全国大学生电子设计竞赛培训系列教程．电子工业出版社，2007.5
[2] 将卓勤邓玉元．MULTISIM 2001及其在电子设计中的应用．西安电子科技大学出版社，2003
[3] 曹丙霞、赵艳华．Protel99se电路原理图与PCB设计及仿真．电子科技大学出版社，2007.5
[4] 康华光．电子技术基础模拟部分(第五版) 高等教育出版社, 2006.1
[5] 王斌．模拟电子技术实验与课程设计东南大学出版社2007.9
同步二进制加法计数器
同步二进制加法计数器 F0302011 5030209303 刘冉 计数器是用来累计时钟脉冲（CP脉冲）个数的时序逻辑部件。它是数字系统中用途最广泛的基本部件之一，几乎在各种数字系统中都有计数器。它不仅可以计数，还可以对CP 脉冲分频，以及构成时间分配器或时序发生器，对数字系统进行定时、程序控制操作。此外，还能用它执行数字运算。 1、计数器的特点： 在数字电路中，把记忆输入CP脉冲个数的操作叫做计数，能实现计数状态的电子电路称为计数器。特点为（1）该电路一般为Moore型电路，输入端只有CP信号。 （2）从电路组成看，其主要组成单元是时钟触发器。 2、计数器分类 1) 按CP脉冲输入方式，计数器分为同步计数器和异步计数器两种。 同步计数器：计数脉冲引到所有触发器的时钟脉冲输入端，使应翻转的触发器在外接的CP脉冲作用下同时翻转。 异步计数器：计数脉冲并不引到所有触发器的时钟脉冲输入端，有的触发器的时钟脉冲输入端是其它触发器的输出，因此，触发器不是同时动作。 2) 按计数增减趋势，计数器分为加法计数器、减法计数器和可逆计数器三种。 加法计数器：计数器在CP脉冲作用下进行累加计数（每来一个CP脉冲，计数器加1）。 3) 按数制分为二进制计数器和非二进制计数器两类。 二进制计数器：按二进制规律计数。最常用的有四位二进制计数器，计数范围从0000到1111。 异步加法的缺点是运算速度慢，但是其电路比较简单，因此对运算速度要求不高的设备中，仍不失为一种可取的全加器。同步加法优点是速度快，虽然只比异步加法快千分之一甚至几千分之一秒，但对于计数器来讲，却是十分重要的。所以在这个高科技现代社会中，同步二进制计数器应用十分广泛。 下图为三位二进制加法计数器的电路图。 图1 三位二进制计数器 图示电路为对时钟信号计数的三位二进制加法计数器或称为八进制加法计数器。 该电路的经典分析过程: 1.根据电路写出输出方程、驱动方程和状态方程 2. 求出状态图 3.检查电路能否自启动 4.文字叙述逻辑功能 解：
项目四六十进制计数器的设计与制作
认识常见计数器 读一读： 集成计数器的分类 集成计数器的分类如下。 (1) 按数的进制分类 二进制计数器是指按二进制数的运算规律进行计数的电路。例如74LS161为集成4位二进制同步加法计数器，其计数长度为16。 十进制计数器是指按十进制数的运算规律进行计数的电路。例如CC4518为集成十进制同步加法计数器，其计数长度为10。 任意进制计数器是指二进制计数器和十进制计数器以外其它进制计数器统称为任意进制计数器。如十二进制计数器和六十进 制计数器等。 (2) 按计数时触发器的状态是递增还是递减分类 加法计数器、减法计数器和可逆计数器。图5-15、5-16分别为十进制加法、减法计数器的状态转换图。 Q D Q C Q B Q A 0000 0110 0001 0111 0010 0011 0101 0100 1000 1001 图5-15 十进制加法计数器状态转换图 Q D Q C Q B Q A 1001 0011 1000 0010 0111 0110 0100 0101 0001 0000 图5-16 十进制减法计数器状态转换图 (3) 按计数器中触发器的翻转是否同步分类 同步计数器和异步计数器。 (4) 按计数器中使用的开关元件类型分类 TTL 计数器和CMOS 计数器。TTL 计数器中电路元件均为晶体 管，而CMOS 计数器中电路元件均为场效应管。
读一读： 计数器是一种能累计脉冲数目的数字电路，在计时器、交通信号灯装置、工业生产流水线等中有着广泛的应用。 计数器电路是一种由门电路和触发器构成的时序逻辑电路，它是对门电路和触发器知识的综合运用。计数器是用以统计输入时钟脉冲CP个数的电路。计数器不仅可以用来计数，也可以用来作脉冲信号的分频、程序控制、逻辑控制等。计数器的种类很多，按计数器中触发器的翻转情况，分为同步计数器和异步计数器两种。按照计数值增减情况，可以分为加法计数器、减法计数器和可逆计数器。计数器也有TTL和CMOS不同类型系列产品。计数器累计输入脉冲的最大数目为计数器的模，用M表示，如十进制计数器又可称为模为10的计数器，记作M=10； 触发器有两个稳定状态，在时钟脉冲作用下，两个稳定状态可相互转换，所以可用来累计时钟脉冲的个数。用触发器构成计数器的原理是触发器的状态随着计数脉冲的输入而变化，触发器状态变化的次数等于输入的计数脉冲数。 读一读： 四进制计数器 四进制计数器能累计4个时钟脉冲，有4个有效状态，因此用两个JK触发器就能构成四进制计数器。如图5-8所示为用两个JK触发器构成的四进制同步加法计数器的逻辑图。 JK触发器构成四进制同步加法计数器逻辑图 图5-8中J0=K0=1时，根据JK触发器的逻辑功能可知，左边的触发器在CP上升沿作用下，具有翻转的功能；J1=K1=Q0，当Q0=0时，右边的触发器状态保持不变，当Q0=1时，右边的触发器状态在CP上升沿作用下，具有翻转的功能。于是得到图5-9所示电路的状态转换真值表5-3。 根据状态转换真值表5-3画出状态转换图5-9，由图5-9可知该电路实现了四进制加法计数器的逻辑功能。 电路的状态转换真值表
2位十进制高精度数字频率计设计
广州大学学生实验报告 实验室：电子信息楼 317EDA 2017 年 10 月 2 日 学院机电学院年级、专 业、班 电信 151 姓名苏伟强学号1507400051 实验课 程名称 可编程逻辑器件及硬件描述语言实验成绩 实验项 目名称 实验4 2位十进制高精度数字频率计设计指导老师 秦剑 一实验目的 1 熟悉原理图输入法中74系列等宏功能元件的使用方法，掌握更复杂的原理图层次化设计技术和数字系统设计方法。 2 完成2位十进制频率计的设计，学会利用实验系统上的FPGA/CPLD验证较复杂设计项目的方法。 二实验原理 1 若某一信号在T秒时间里重复变化了N 次，则根据频率的定义可知该信号的频率fs 为：fs=N/T 通常测量时间T取1秒或它的十进制时间。 三实验设备 1 FPGA 实验箱，quarteus软件 四实验内容和结果 1 2位十进制计数器设计 1.1 设计原理图：新建quarteus工程，新建block diagram/schematic File文件，绘制原理图，命名为conter8,如图1，保存，编译，注意：ql[3..0]输出的低4位（十进制的个位）， qh[3..0]输出的高4位（十进制的十位） 图片11.2 系统仿真：如图2建立波形图进行波形仿真，如图可以看到完全符合设计要求，当clk输入时钟信号时，clr有清零功能，当enb高电平时允许计数，低电平禁止计数，当低4位计数到9时向高4位进1 图2 1.3 生成元件符号：File->create/updata->create symbol file for current file,保存，命名为conter8,如图3为元件符号（block symbol file 文件）： 图3 2 频率计主结构电路设计 2.1 绘制原理图：关闭原理的工程，新建工程，命名为ft_top,新建原理图文件，在project navigator的file 选项卡，右键file->add file to the project->libraries->project library name添加之前conters8工程的目录在该目录下，这样做的目的是因为我们会用到里面的conters8进行原理图绘制，绘制原理图，如图4，为了显示更多的过程信息，我们将74374的输出也作为output,重新绘制了原理图，图5 图4
用同步十进制加法记数器构成的一个六进制记数器
如何改进六进制记数器设计的方法 ---私立华联学院电子信息工程系龙志 摘要：本文主要通过对同步十进制加法计数器74LS160实现六进制计数器的的常规设计分析,进而研究并实现对六进制计数器的改进设计,本设计主要是对74LS160的异步复位端进行分析设计,使用74LS160能克服触发器的工作速度的差异情况以及竞争冒险现象，实现了使异步复位信号能够持续足够长的时间，从而使74LS160能够从0110这一状态复位变为0000状态,成功得竞争结果，实现我的设计思想。 关键字：同步计数器、加法计数器、触发器、计数脉冲、异步复位、预置数 引言：任何一个数字系统几乎都包含计数器。计数器不仅可以用来计数，也可用来定时、分频和进行数字运算。所谓计数，就是计算输入脉冲的个数，而计数器就是实现计数功能的时序部件。计数器的种类很多。按照组成计数器各触发器的状态转换所需CP是否来自统一的计数脉冲，可以分为同步计数器和异步计数器；按照计数数值的增减情况可以分为加法计数器、减法计数器和可逆计数器；按照计数进位制不同可分为二进制计数器、十进制计数器和任意进制计数器；按照集成工艺不同可分为双极型计数器和单极型计数器。另外，计数器既有中规模集成组件，也可以用小规模集成电路组成。 正文：除了计数功能外，计数器还有一些附加功能，如异步复位、预置数（注意，有同步预置数和异步预置数两种。前者受时钟脉冲控制，后者不受时钟脉冲控制）、保持（注意，有保持进位和不保持进位两种）。虽然计数器产品一般只有二进制和十进制两种，有了这些附加功能，我们就可以方便地用我们可以得到的计数器来构成任意进制的计数器。 同时我们也知道计数器是一种应用十分广泛的时序电路,除用于计数,分频外,还广泛用于数字测量,运算和控制,从小型数字仪表,到大型数字电子计算机,几乎无所不在,是任何现代数字系统中不可缺少的组成部分。 计数器可利用触发器和门电路构成.但在实际工作中,主要是利用集成计数器来构成.在用集成计数器构成N进制计数器时,需要利用置数控制端或清零端,让电路跳过某些状态来获得N进制计数器。下面我举自己设计的用同步十进制加法计数器74LS160构成一个六进制计数器。
十进制4位加法计数器设计
洛阳理工学院 十 进 制 4 位 加 法 计 数 器 系别：电气工程与自动化系 姓名：李奇杰学号：B10041016
十进制4位加法计数器设计 设计要求： 设计一个十进制4位加法计数器设计 设计目的： 1.掌握EDA设计流程 2.熟练VHDL语法 3.理解层次化设计的内在含义和实现 设计原理 通过数电知识了解到十进制异步加法器的逻辑电路图如下 Q3 则可以通过对JK触发器以及与门的例化连接实现十进制异步加法器的设计 设计内容 JK JK触发器的VHDL文本描述实现： --JK触发器描述 library ieee; use ieee.std_logic_1164.all; entity jk_ff is
port( j,k,clk: in std_logic; q,qn:out std_logic ); end jk_ff; architecture one of jk_ff is signal q_s: std_logic; begin process(j,k,clk) begin if clk'event and clk='0' then if j='0' and k='0' then q_s <= q_s; elsif j='0' and k='1' then q_s <= '0'; elsif j='1' and k='0' then q_s <= '1'; elsif j='1' and k='1' then q_s <= not q_s; end if; end if; end process; q <= q_s; qn <= not q_s; end one; 元件门级电路： 与门VHDL文本描述实现： --与门描述library ieee; use ieee.std_logic_1164.all;
基于FPGA的8位十进制数字频率计设计
宝鸡文理学院学报(自然科学版),第33卷,第1期,第-页,2013年3月 J o u r n a l o f B a o j iU n i v e r s i t y o fA r t s a n dS c i e n c e s (N a t u r a l S c i e n c e ),V o l .33,N o .1,p p .-,M a r .2013D O I :C N K I :61-1290/N. h t t p ://w w w.c n k i .n e t /k c m s /d e t a i l /61.1290.N.基于F P G A 的8位十进制数字频率计设计 *1 韩芝侠 (宝鸡文理学院电子电气工程系,陕西宝鸡721016 )摘 要:目的 研究复杂数字电路在E D A 开发系统上的实现方法。方法 在介绍E D A 特征及设 计方法基础上,针对具体的C P L D /F P G A 开发系统,在Q u a r t u s 环境下设计了一款8位十进制数字频 率计。结果 下载/配置到实验板的目标器件上,经实际电路测试验证,达到了预期的设计要求。结论 与传统设计方法相比, 该方案具有外围电路简单,程序修改灵活和调试容易等特点;设计的数字频率计测量范围大,精度高,读数直观清晰,可用于频率测量、机械转速测量等领域。 关键词:E D A ;C P L D /F P G A ;Q u a r t u s ;数字频率计;复杂数字系统;仿真中图分类号:T P 391.9 文献标志码:A 文章编号:1007-1261(2013)01-0000-04D e s i g no f 8-b i t d e c i m a l s y s t e md i g i t a l f r e q u e n c y m e t e rb a s e do nF P G A HA NZ h i -x i a (D e p t .E l e c t r o n i c s&E l e c t .E n g n .,B a o j iU n i v .A r t s&S c i .,B a o j i 721016,S h a a n x i ,C h i n a )A b s t r a c t :A i m T os t u d i e dt h em e t h o dt or e a l i z ead i g i t a l c i r c u i t i nE D A d e v e l o p m e n t s y s t e m.M e t h o d s B a s e do ni n t r o d u c i n g t h ec h a r a c t e r i s t i c sa n dd e s i g n m e t h o d so fE D A ,t oa i m a ts p e c i f i c C P L D /F P G Ad e v e l o p m e n t s y s t e m ,A8-b i t d e c i m a l s y s t e md i g i t a l f r e q u e n c y m e t e r i s d e s i g n e d i nQ u -a r t u s e n v i r o n m e n t .R e s u l t s I t i sd o w n l o a d /c o n f i g u r a t i o nt o t h e t a r g e td e v i c eo f e x p e r i m e n t a l p l a t e ,a f t e r a c t u a l c i r c u i t t e s t i n g a n dv e r i f y i n g ,t h ee x p e c t e dd e s i g nr e q u i r e m e n t i sa c h i e v e d .C o n c l u s i o n C o m p a r i n g w i t h t r a d i t i o n a l d e s i g nm e t h o d ,t h i s d e s i g nh a s c h a r a c t e r i s t i c s o f s i m p l e p e r i p h e r a l c i r c u i t ,f l e x i b l e p r o g r a m m o d i f i c a t i o nw a y a n d e a s y d e b u g m o d e ;T h i s f r e q u e n c y m e t e r a l s oh a s c h a r a c t e r i s t i c s o fw i d em e a s u r e m e n t r a n g e ,h i g ha c c u r a c y ,c l e a r a n d i n t u i t i v e r e a d i n g ,a n d c a nb e u s e d f o r f r e q u e n c y m e a s u r e m e n t ,m e c h a n i c a l s p e e dm e a s u r e m e n t ,e t c .K e y w o r d s :E D A ;C P L D /F P G A ;Q u a r t u s ;d i g i t a l f r e q u e n c y m e t e r ;c o m p l e xd i g i t a l c i r c u i t ;s i m -u l a t i o n 1 E D A 技术应用 随着计算机技术和集成电路技术的快速发展,电子技术设计面临着复杂度不断提高而设计周期不断缩短的矛盾。为了解决这个问题,就必须采用新的设计方法和使用高层次的设计工具,于是E D A 技术应运而生。E D A 遵循从上到下的设计原则。首先从系统设计入手,在顶层进行功 能划分和结构设计,顶层电路中的每个次层模块均可完成一个较为独立的功能,次模块在调试成 功后可生成一个默认符号,供上一层模块调用。而高密度可编程逻辑器件F P G A 是E D A 设计所必须的一种编程下载技术,具有易失性,每次重新加电,都要重新装入配置数据,突出优点是可反复编程,系统上电时,给F P G A 加载不同的配置数 *收稿日期:2012-09-19,修回日期:2012-10-02 基金项目:宝鸡文理学院科研项目(J G 0831 )作者简介:韩芝侠(1970-),女,陕西扶风人,副教授,硕士,研究方向:检测技术及自动化装置.E m a i l :h a n _z h i _x i a 999@163.c o m 网络出版时间：2012-10-11 17:25 网络出版地址：/kcms/detail/61.1290.N.20121011.1725.001.html
六位十进制计数器设计(DOC)
河南科技学院新科学院电子课程设计报告 题目：六位十进制计数显示器 专业班级：电气工程及其自动化113班 姓名：吕志斌 时间：2013.05.27 ～2013.06.05 指导教师：邵锋张伟 完成日期：2013年06月05 日
6位十进制计数显示器设计任务书 1．设计目的与要求 设计6位十进制计数显示器电路，要认真并准确地理解有关要求，独立完成系统设计，要求所设计的电路具有以下功能： （1）能够实现0-999999的计数并显示； （2）具备计数数据的锁存功能； （3）采用数码管显示； （4）具备复位清零功能。 2．设计内容 （1）画出电路原理图，正确使用逻辑关系； （2）确定元器件及元件参数； （3）电路仿真； （4）SCH文件生成与打印输出； （5）PCB文件生成与打印输出。 3．编写设计报告 写出设计的全过程，附上有关资料和电路图，有总结体会。 4．答辩 在规定时间内，完成叙述并回答问题。 目录 1.引言 (1) 2.总体设计方案 (1)
2.1设计思路 (1) 2.2总体设计框图 (1) 3.设计原理分析 (1) 3.1计数器所用元器件74LS47 (1) 3.2译码显示电路所用器件 (3) 3.3译码显示电路工作原理分析 (4) 3.4锁存电路工作原理及器件 (4) 4.调试与仿真 (4) 5.体会与总结 (5) 参考文献 (5) 附录1仿真图 (6) 附录2原理图 (7)
6位十进制计数器设计 摘要：本文为完成六位十进制计数显示电路设计的完整过程，该电路是一种具备锁存复位清零功能的显示电路。具有结构简单，原理清晰的特点。 关键词：计数锁存复位 74LS47 74LS161 74LS93 74LS162 1引言 计数器的计数范围不够广，功能不太完善。在一些要求计数显示的场合需要较宽的计数范围，随着大规模集成电路的发展，数字技术显示技术也在不断的更新替换。然而，一些有时也需要一些专用的功能键。六位十进制显示器是一种能直接用数字显示范围且计数范围为0-999999的脉冲计数仪表，通过计数显示器将输入脉冲信号转换为对等的四位BCD码，再进入译码器将其转换为其位二进制数，最后经过驱动电路输入到七段式数字显示器显示十进制数。 2总体设计方案 本设计用74LS161芯片完成计数译码功能和锁存功能，将他们分别作为输入端接入74LS47译码，然后接入七段显示器完成显示功能。通过逻辑与非门与下一级的脉冲输入端完成进位，用开关KA.,KB分别控制复位清零和锁存。 2.1设计思路 本设计用六块74LS161来实现0-999999计数功能和完成锁存功能。将他们作为输入端接入6块74LS47芯片完成译码显示功能，用开关KA控制74LS161芯片的CLR端和CLK端来控制计数器清零和下一位的进位功能。 2.2总体设计框架图 该电路输入脉冲先进入计数电路然后再进入译码电路，同时计数与电路给下一位输入脉冲，计数器经过译码器译码，然后由LED数码管显示 (总体设计框架如图1)。 3设计原理分析 3.1计数器所用元器件74LS161 本设计计数器所用芯片为74LS161（图2）。该芯片A~D可以预置数，CLK端为脉冲接入端并由QA-QD完成输出（上升沿有效）。CLR为异步清除输出端（低电平有效），CEP 和CET为技术控制端，/PE为同步并行置入控制端（低电平有效）可以完成置数清零功能，在本设计中CLR接开关KA与一个
10进制加法计数器课程设计
西北师范大学知行学院 数字电子实践论文 课题：74ls161组成的十进制加法计数器 （置数法） 班级：14电本 学号：14040101114 姓名：于能海
指导老师：崔用明 目录 第1章前言 (1) 1.1 摘要 (1) 1.2 设计目的 (2) 1.3 设计内容及要求 (2) 第2章设计方案 (3) ....................................................................................................................... 错误！未定义书签。 2．1主要芯片功能介绍 (3) 2.2.1 四位二进制计数器74161介绍 (3) ............................................................................................................... 错误！未定义书签。 2.2 工作原理 (4) 第3章硬件设计 (4) 3.1 单元电路设计 (4) 3.2 总硬件电路图 (5) 第4章仿真与试验 (6) 4.1 仿真结果 (6) 4.2 调试中遇到的问题 (7) 第5章结论和体会 (8)
第1章前言 1.1 摘要在数字电路技术的课程中，计数器的功能是记忆脉冲的个数,它是数字系统中应用最广泛的基本时序逻辑构件。计数器在微型计算机系统中的主要作用就是为CPU和I/O设备提供实时时钟，以实现定时中断、定时检测、定时扫描、定时显示等定时控制，或者对外部事件进行计数。一般的微机系统和微机应用系统中均配置了定时器/计数器电路，它既可当作计数器作用，又可当作定时器使用，其基本的工作原理就是"减1"计数。计数器：CLK输入脉冲是一个非周期事件计数脉冲，当计算单元为零时，OUT输出一个脉冲信号，以示计数完毕。 本十进制加法计数器是基于74161芯片而设计的， 该十进制加法计数器设计理念是用于工厂流水线上产品计数，自动计数，方便简单。 关键词：74ls161计数器 Introduction In the course of digital circuit technology, the counter memory function is the number of pulses, it is a digital system, the most widely used basic sequential logic components. The main role of the counter in the micro-computer system is to provide real-time clock for the CPU and I / O devices to achieve the timer interrupt, timing detection, scheduled scanning, the timing display timing control, or to count external events. General computer systems and computer application systems are equipped with a timer / counter circuit, it can as a counter action, but also as a timer, the basic working principle is "minus 1" count. Counter: CLK input pulse is a non-periodic event count pulses to zero when calculating unit, OUT outputs a pulse signal, to show the count is completed. The decimal addition counter is designed based on the 74161 chip, the low potential sensor senses when to rely on external signals, sensors in an object within the sensing range, otherwise it is a high potential. Within the sensing range of the sensor when an object is moved out of date, sensor potential from high to low and then high, appears on the edge. Counter is automatically incremented and displayed on a digital control. The decimal addition counters have two seven-segment LED. It can count from 0 to 99 objects, and easy to expand. The design concept of decimal addition counter is used to count on a factory assembly line products, automatic counting, convenient and simple. Keywords:74ls161counter
八位十进制数字频率计
EDA课程设计报告书 题目：8位十进制数字频率计的设计姓名： 学号： 所属学院： 专业年级： 指导教师： 完成时间：
8位十进制数字频率计的设计 一、设计介绍 数字频率计是采用数字电路制做成的能实现对周期性变化信号频率测量的仪器。频率计主要用于测量正弦波、矩形波、三角波和尖脉冲等周期信号的频率值。其扩展功能可以测量信号的周期和脉冲宽度。通常说的，数字频率计是指电子计数式频率计。频率计主要由四个部分构成:输入电路、时基(T)电路、计数显示电路以及控制电路。在电子技术领域，频率是一个最基本的参数。数字频率计作为一种最基本的测量仪器以其测量精度高、速度快、操作简便、数字显示等特点被广泛应用。许多物理量，例如温度、压力、流量、液位、PH值、振动、位移、速度等通过传感器转换成信号频率，可用数字频率计来测量。尤其是将数字频率计与微处理器相结合，可实现测量仪器的多功能化、程控化和智能化.随着现代科技的发展，基于数字式频率计组成的各种测量仪器、控制设备、实时监测系统已应用到国际民生的各个方面。 二、设计目的 （1）熟悉Quatus 11软件的基本使用方法。 （2）熟悉EDA实验开发系统的使用方法。 （3）学习时序电路的设计、仿真和硬件设计，进一步熟悉VHDL设计技术。 三、数字频率计的基本原理 数字频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，通常情况下计算每秒待测信号的脉冲个数,此时我们称闸门时间为1秒。闸门时间也可以大于或小于一秒。闸门时间越长，得到的频率值就越准确，但闸门时间越长则每测一次频率的间隔就越长。闸门时间越短，测的频率值刷新就越快,但测得的频率精度就受影响。数字频率计的主要功能是测量周期信号的频率。频率是单位时间（1S）信号发生周期变化的次数。如果我们能在给定的1S时间对信号波形计数，并将计数结果显示出来，就能读取被测信号的频率。数字频率计首先必须获得相对稳定与准确的时间，同时将被测信号转换成幅度与波形均能被数字电路识别的脉冲信号，然后通过计数器计算这一段时间间隔的脉冲个数，将其换算后显示出来。这就是数字频率计的基本原理。频率计测量频率需要设计整形电路使被测周期性信号整形成脉冲，然后设计计数器对整形后的脉冲在单位时间重复变化的次数进行计数，计数器计出的数字经锁存器锁存后送往译码驱动显示电路用数码管将数字显示出来，需要设计控制电路产生允许产生的门匣信号，计数器的清零信号和锁存器的锁存信号使电路正常工作，再设计一个量程自动转换使测量围更广。 四系统总体框架
verilog HDL十进制加减法计数器报告
十进制加减法计数器 1.实验要求 （1）在Modelsim环境中编写十进制加减法计数器程序； （2）编译无误后编写配套的测试程序； （3）仿真后添加信号，观察输出结果。 2.设计程序如下 module decade_counter #(parameter SIZE=4) (input clock,load_n,clear_n,updown, input [SIZE-1:0]load_data, output reg [SIZE-1:0]q ); always @(negedge load_n,negedge clear_n,posedge clock) if (!load_n) q<=load_data; else if (!clear_n) q<=0; else //clock??? if(updown) q<=(q+1)%10; else begin if(q==0) q<=9; else q<=q-1; end endmodule 3.测试程序如下 `timescale 1ns/1ns module test_decade_counte; reg clock,load_n,clear_n,updown; reg [3:0]load_data; wire [3:0]q; decade_counter T1(clock,load_n,clear_n,updown,load_data,q); initial begin clock=0;clear_n=0;
#30 clear_n=1;load_n=0;load_data=7; #30 load_n=1;updown=0; #300 updown=1; #300 updown=0; #300 updown=1; #300 $stop; end always #10 clock=~clock; always @(q) $display("At time%t,q=%d",$time,q); endmodule 4．波形如下 5.测试结果如下 # At time 0,q= 0 # At time 30,q= 7 # At time 70,q= 6 # At time 90,q= 5 # At time 110,q= 4 # At time 130,q= 3 # At time 150,q= 2 # At time 170,q= 1 # At time 190,q= 0 # At time 210,q= 9 # At time 230,q= 8 # At time 250,q= 7 # At time 270,q= 6 # At time 290,q= 5 # At time 310,q= 4 # At time 330,q= 3
十进制计数器设计教案资料
十进制计数器设计
十进制计数器设计 一、实验目的：熟悉Quartus II的Verilog文本设计流程全过程，学习十进制计数器的设计、仿真，掌握计数器的工作原理。 二、实验原理：计数器属于时序电路的范畴，其应用十分普遍。该程序设计是要实现带有异步复位、同步计数使能和可预置型的十进制计数器。该计数器具有5个输入端口（CLK、RST、EN、LOAD、DATA）。CLK输入时钟信号；RST起异步复位作用，RST=0，复位；EN是时钟使能，EN=1，允许加载或计数；LOAD是数据加载控制，LOAD=0，向内部寄存器加载数据；DATA是4位并行加载的数据。有两个输出端口（DOUT和COUT）。DOUT的位宽为4，输出计数值，从0到9；COUT是输出进位标志，位宽为1，每当DOUT为9时输出一个高电平脉冲。RST在任意时刻有效时，如CLK非上升沿时，计数也能即刻清0；当EN=1，且在时钟CLK的上升沿时刻LOAD=0，4位输入数据DATA被加载，但如果此时时钟没有上升沿，尽管出现了加载信号LOAD=0,依然未出现加载情况；当EN=1,RST=1,LOAD=1时，计数正常进行，在计数数据等于9时进行输出高电平。 三、实验任务：在Quartus II上将设计好的程序进行编辑、编译、综合、适配、仿真，从时序仿真图中学习计数器工作原理，了解计数器的运行情况及时钟输入至计数器数据输出的延时情况。 四、实验步骤： （一）、建立工作库文件和编辑设计文件 任何一项设计都是一项Project（工程），而把一个工程下的所有文件放在一个文件夹内是一个非常好的习惯，以便于我们整理，利用和提取不同工程下的
8位十进制频率计_EDA课程设计报告
EDA课程设计报告 名称: 8位十进制频率计 学号: 姓名: 年级专业: 2011级电子信息工程 学院: 物电学院 指导老师: 日期: 2014年6月2日 安徽师范大学物理与电子信息学院 College of Physics and Electronic Information, Anhui Normal University
目录 一、设计目的 (2) 二、设计要求 (2) 三、设计思路 (3) 四、设计原理 (3) 五、设计仿真 (3) 六、实验现象 (4) 七、设计源码 (4) 八、总结 (9) 参考书目 (9) 引言 数字频率计是数字电路中的一个典型应用,实际的硬件设计用到的器件教多,连线比较复杂,而且会产生比较大的延时,造成测量误差、可靠性差。随着现场可编程阵列FPGA的应用,以EDA工具作为开发手段,运用VHDL等硬件描述语言语言,将使整个系统大大简化,提高了系统的整体性能和可靠性。 一、课程设计目的 1）巩固和加深对“EDA技术”、“数字电子技术”的基本知识的理解，提高综合运用本课程所学知识的能力。 2）培养学生根据课题需要选学参考书籍、查阅手册、图表和文献资料的自学能力。通过独立思考，深入钻研相关问题，学会自己分析解决问题的方法。 3）培养硬件设计、软件设计及系统软、硬件调试的基本思路、方法和技巧，并能熟练使用当前较流行的一些有关电路设计与分析的软件和硬件。 二、课程设计要求 1）脉冲信号的频率就是在单位时间内所产生的脉冲个数,其表达式为,f为被测信号的频率,N 为计数器所累积的脉冲个数,T为产生N个脉冲所需的时间。所以,在1秒时间内计数器所记录的结果,就是被测信号的频率。 2）被测频率信号取自实验箱晶体振荡器输出信号,加到主控室的输入端。 3）再取晶体振荡器的另一标准频率信号，经分频后产生各种时基脉冲：1ms，10ms，0.1s，1s等，时基信号的选择可以控制，即量程可以改变。 4）时基信号经控制电路产生闸门信号至主控门，只有在闸门信号采样期间内（时基信号的一个周期），输入信号才通过主控门。 5）f=N/T，改变时基信号的周期T，即可得到不同的测频范围。 6）当主控门关闭时，计数器停止计数，显示器显示记录结果，此时控制电路输出一个置零信号，将计数器和所有触发器复位，为新一次采样做好准备 三、课程设计思路 频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。这就要求TESTCTL的计数使能信号TSTEN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的ENA使能端进行同步控制。当TSTEN高电平时，允许计数；低电平时，停止计数，并保持其所计的数。在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前1秒钟的计数值锁存进32位锁存器REG32B中，并由外部的7段译码器译出并稳定显示。锁存信号之后，必须有一清零信号CLR_CNT对计数器进行清零，为下1秒钟的计数操作作准备。 寄存器REG32B设计要求是：若已有32位BCD码存在于此模块的输入口，在信号LOAD的上升沿后即被锁存到寄存器REG32B内部，并由REG32B的输出端输出，然后由7段译码器译者成能在数码管上显示输出的相应数值。
六十进制计数器设计
六十进制计数器 设计报告 姓名： 学号： 班级：13电气工程1班 系别：自动化工程系 指导教师： 时间： 2015-1-10
目录 1.概述 (2) 1.1计数器设计目的 (3) 1.2计数器设计组成 (3) 2.六十进制计数器设计描述 (4) 2.1设计的思路 (6) 2.2设计的实现 (6) 3. 六十进制计数器的设计与仿真 (7) 3.1基本电路分析设计 (7) 3.2 计数器电路的仿真 (10) 4.总结 (13) 4.1遇到的问题及解决方法 (13) 4.2实验的体会与收获 (14)
◆1概述 计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器、十进制计数器和任意进制计数器。根据计数器的增减趋势，又分为加法、减法和可逆计数器。还有可预制数和可变程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能和工作波形图以及引出端的排列，就能正确运用这些器件。 计数器在现代社会中用途中十分广泛，在工业生产、各种和记数有关电子产品。如定时器，报警器、时钟电路中都有广泛用途。在配合各种显示器件的情况下实现实时监控，扩展更多功能。 1.1计数器设计目的 1)每隔1s，计数器增1；能以数字形式显示时间。 2)熟练掌握计数器的各个部分的结构。 3)计数器间的级联。 4)不同芯片也可实现六十进制。 1.2计数器设计组成 1)用两个74ls192芯片和一个与非门实现。 2)当定时器递增到59时，定时器会自动返回到00显示，然后继续计 时。 3)本设计主要设备是两个74LS160同步十进制计数器，并且由200HZ， 5V电源供给。作高位芯片与作低芯片位之间级联。 4)两个芯片间的级联。 ◆2.六十进制计数器设计描述
十进制计数器设计
十进制计数器设计 一、实验目的：熟悉Quartus II的Verilog文本设计流程全过程，学习十进制计数器的设计、仿真，掌握计数器的工作原理。 二、实验原理：计数器属于时序电路的范畴，其应用十分普遍。该程序设计是要实现带有异步复位、同步计数使能和可预置型的十进制计数器。该计数器具有5个输入端口（CLK、RST、EN、LOAD、DATA）。CLK输入时钟信号；RST起异步复位作用，RST=0，复位；EN是时钟使能，EN=1，允许加载或计数；LOAD是数据加载控制，LOAD=0，向内部寄存器加载数据；DATA是4位并行加载的数据。有两个输出端口（DOUT和COUT）。DOUT 的位宽为4，输出计数值，从0到9；COUT是输出进位标志，位宽为1，每当DOUT为9时输出一个高电平脉冲。RST在任意时刻有效时，如CLK非上升沿时，计数也能即刻清0；当EN=1，且在时钟CLK的上升沿时刻LOAD=0，4位输入数据DA TA被加载，但如果此时时钟没有上升沿，尽管出现了加载信号LOAD=0,依然未出现加载情况；当EN=1,RST=1,LOAD=1时，计数正常进行，在计数数据等于9时进行输出高电平。 三、实验任务：在Quartus II上将设计好的程序进行编辑、编译、综合、适配、仿真，从时序仿真图中学习计数器工作原理，了解计数器的运行情况及时钟输入至计数器数据输出的延时情况。 四、实验步骤： （一）、建立工作库文件和编辑设计文件 任何一项设计都是一项Project（工程），而把一个工程下的所有文件放在一个文件夹内是一个非常好的习惯，以便于我们整理，利用和提取不同工程下的文件，而此文件夹将被EDA软件默认为Work Library（工作库），所以第一步先根据自己的习惯，建立个新的文件夹。 （1）新建文件夹：在盘建立并保存工程，将文件夹取名Jishuqi。 （2）输入源程序：打开Quartus II，选择菜单File→New→Design Files→VerilogHDL File→OK(如图1所示)。 图1 在空白处工作框处输入任务要求中的代码，代码如下： module CNT10 (CLK,RST,EN,LOAD,COUT,DOUT,DATA); input CLK, EN, RST,LOAD; input [3:0] DATA; output [3:0] DOUT; output COUT;
最新多功能8位十进制频率计数器的设计
多功能8位十进制频率计数器的设计
多功能8位十进制频率计数器的设计 设计题目：多功能8位十进制计数器的设计学生学号： 08060311205 学生姓名：孔文尧 专业班级：电信 112 指导教师：邓茜
摘要 使用VHDL 语言来设计，画出流程图和仿真图，让设计的电路通过硬件仿真，再在下到相关器件上，指导满足要求，能实现电子自动化的过程。使用该仪器测试所得到的信号的频率，有正弦波，有方波但是其信号必须按周期性变化，否则一定是机器坏了和操作不得当。因此这个毕业设计，不但有力于让数字频率计的功能更强，也可以让成本降低和增加其实际作用。所有的科研院所，学校，实验室，车间等商业机构都使用了大量的数字频率器或其相关产品。因为它的使用性，价格也相当的低廉所以被人们广泛的使用和研究。在这被人们所注意到，而且仿真可以提供更好的测量频率也会让实验的结果更加的精确，他能满足了数字频率计自动清零需求，当然也能满足自动化功能测试要求。 现在我们对他的研究途径它不仅仅在于容易阅读，也在于我可以控制精度，这也是很牛逼的。最重要的是数字频率计，在高科技设备研发和数字卫星领域，数字通信应用等领域中有不俗的贡献。 [关键词]：VHDL 语言仿真频率计数器。
Summary Use c language to design, draw a flowchart and simulation map, so the design of the circuit by hardware emulation, and then next to the relevant device guidance to meet the requirements, to achieve the electronic automated process. Frequency signal obtained by the instrument test with a sine wave, but their well-wave signal must be periodically changed, the machine must be broken and the operation shall not be treated. So this graduation design, not only to make powerful digital frequency meter more powerful, but also allows cost reduction and increase its practical effect. All research institutes, schools, laboratories, workshops and other business organizations are using a lot of digital frequency or its related products. Because of its use, the price is quite low so been widely used and studied. In this been noticed, and simulation can provide better measurement frequency also make experimental results more accurate, he can meet the needs of the digital frequency meter is automatically cleared, of course, but also to meet the requirements of automated functional testing, Now we study the way for him it's not just that it is easy to read, but also that I can control precision, it is also very fast hardware. The most important is the digital frequency meter, high-tech equipment in the field of research and development and digital satellite, digital communications applications in other fields have good contributions. [Keywords]: c language simulation frequency meter.