三位十进制计数器综述
CD4553终稿
班级09111学号09111008本科毕业设计论文题目基于CD4553三位数显计数器的设计学院长安学院专业通信工程学生姓名李凡导师姓名陈晓毕业设计（论文）诚信声明书本人声明：本人所提交的毕业设计论文《基于CD4553三位数显计数器的设计》是本人在指导教师指导下独立研究、写作的成果，论文中所引用他人的无论以何种方式发布的文字、研究成果，均在论文中加以说明：有关教师、同学和其他人员的写作、修订提出过并为我在论文中加以采纳的意见、建议，均已在我的致谢辞中加以说明并深致谢意。
本论文和资料若有不实之处，本人承担一切相关责任。
论文作者：（签字）时间：2013年5月25日指导教师已阅：（签字）时间：2013年5月25日西安电子科技大学长安学院毕业设计（论文）任务书学生姓名李凡学号09111008指导教师陈晓职称副教授学院长安学院专业通信工程题目名称基于CD4553三位数显计数器的设计任务与要求：任务：1、围绕毕业设计任务调研、查资料；2、汇总资料，完成调研报告；3、设计固态源。
要求：1、windows2000以上为计算机平台必须；2、论文立论，设计过程要求明晰；3、书写美观大方。
开始日期2013年1月10日完成日期2013年5月25日院长（签字）2013年月日注：本任务书一式两份，一份交学院，一份学生自己保存。
西安电子科技大学长安学院毕业设计（论文）工作计划学生姓名李凡学号09111008指导教师陈晓职称副教授学院长安学院专业通信工程题目名称基于CD4553三位数显计数器的设计一、毕业设计（论文）进度起止时间工作内容2013.1.10～2013.3.10 调研目前计数器的内外状况，查资料2013.3.11～2013.4.10 构建系统模型，画框图，流程图，进行初步设计，准备材料2013.4.1～2013.4.30 设计具体电路，进行装备、调试2013.5.1～2013.5.15 整理文档，撰写论文，送审论文初稿2013.5.15～2013.5.25 修改完成论文、幻灯片，准备答辩二、主要参考书目（资料）[1] 康华光，电子技术基础：模电部分（第四版）[M]，北京：高等教育出版社;[2] 何东健，耿楠，张一宽，《数字图像处理》，西安电子科技大学出版社,2008；[3] 江晓安，董秀峰，《模拟电子技术》，西安电子科技大学出版社,2008；[4] 江晓安，董秀峰，杨颂华，《数字电子技术》，西安电子科技大学出版社,2008；三、主要仪器设备及材料硬件：计算机、三用表、电烙铁等四、教师的指导安排情况（场地安排、指导方式等）每周指导、汇报一次工作西电C教学楼，C-523教室五、对计划的说明注：本计划一式两份，一份交学院，一份学生自己保存（计划书双面打印）。
十进制计数器
十进制计数器概述十进制计数器是一种可用于计数或记录十进制数字的设备或电路。
它通常由多个计数单元组成，每个计数单元可以表示一个十进制数位。
在计算机科学和电子工程中，计数器是一种基础的组件，用于各种应用，包括计时、频率分频和数据传输等。
在本文中，我们将介绍十进制计数器的基本工作原理、常见的实现方法以及应用场景。
工作原理十进制计数器是基于二进制计数器的改进版本。
二进制计数器由多个触发器组成，每个触发器可以对应一个二进制位，依次表示2的幂次方（从右向左）。
十进制计数器引入了各位进位的概念，允许在每个计数单位溢出之后将进位传递到下一个单位。
这样，每个计数单位表示0-9之间的数字，当计数溢出到9时，进位将传递到下一个单位，当前单位将重置为0。
实现方法二进制计数器的十进制转换一个简单的方法是将二进制计数器的输出转换为十进制。
例如，对于4位二进制计数器，输出为4个二进制位，可以将这4个二进制位转换为0-9之间的十进制数字。
这种方法的主要缺点是需要进行二进制到十进制的转换，速度较慢，并且实现复杂。
BCD（Binary-Coded Decimal）计数器BCD计数器是一种专门为实现十进制计数而设计的计数器。
BCD计数器使用BCD码来表示十进制数字。
BCD码是一种二进制表示方法，将每个十进制数字分别表示为四个二进制位组成的码。
BCD计数器通过改变BCD码来表示不同的十进制数字。
当计数溢出时，BCD计数器将相应的BCD码重置为0，并将进位传递到下一个计数单位。
预设十进制计数器预设十进制计数器是将计数器的初始值预设为一个特定的十进制数字。
该计数器每次计数时按照预设值进行递增或递减。
当计数溢出或下溢时，预设十进制计数器将相应的数值重置为预设值。
预设十进制计数器可以通过硬件设置或者通过编程来实现。
它具有灵活性和可编程性，可以根据需要设置任意的初始值和增量。
应用场景十进制计数器广泛应用于各种计数和记录场景，包括：•时钟和计时器：十进制计数器可以实现时钟和计时器功能，例如用于显示时间、计算时间间隔等。
三位显示计数系统2
电子技术课程设计——三位显示计数系统目录设计任务与要求 (2)总体框图 (2)选择器件 (4)功能模块 (9)总体设计电路图 (11)总结 (12)参考文献 (15)三位显示计数系统一、设计任务与要求三位显示计数是一种用数字显示的计时装置。
三位显示计数由以下几部分组成：555定时器组成的多谐振荡器和分频器组成的秒脉冲发生器；十进制的秒十位计数器、六进制的秒个位计数器和十进制的分计数器；秒十位、秒个位、分的数码显示部分；连续脉冲电路等。
用中小规模集成电路设计一台能显示分、秒的三位显示计数系统，具体要求如下：1.由555定时器组成的多谐振荡器和分频器产生1HZ标准秒信号。
2.秒个位、分是0～9十进制计数器，秒十位是0～5六进制计数器。
3.计数系统可以计时，且可以控制。
4.要求精度到秒，开机自动清零。
5.最大计时为9分59秒。
要求完成的任务如下：1.画出整体电路图，要求选用大规模可编程逻辑器件ISP或FPGA实现。
2.利用设计软件对可编程器件进行设计输入、设计仿真和器件编程，使器件具有所规定的逻辑功能。
3.安装调试所设计的电路，使之达到技术指标要求。
4.分析实验结果，写出设计说明书。
二、总体框图1. 三位显示计数系统组成电路的总体框图如下图所示：图1三位显示计数系统组成总体框图2. 设计思路及模块功能为实现总任务，首先要提供一个标准时间，即提供一个周期为一秒的方波信号。
由于最大计时为９分５９秒，因此需要三位计数电路，即秒个位、秒十位、分个位。
计数之后进行译码显示。
另外，还需要启停控制电路和复位开关。
（1）秒脉冲发生器秒脉冲发生器是计数系统的核心部分，它的精度和稳定度决定了计数系统的质量，本实验可采用555定时器组成的多谐振荡器发出的脉冲经过分频获得1HZ的秒脉冲，或者是在数字电子技术实验箱上直接采用1HZ的开关。
(2)分频器由两片74LS160组成100进制计数器，与脉冲发生器衔接，将100Hz的脉冲分频至1Hz。
3位十进制循环计数器
现代电子设计实验报告实验名称：3位十进制循环计数器的设计系（科）：信息科学与技术系班级：学号：姓名：完成时间：2012年4月24日. 1 .一、实验内容（一）设计要求1.设计一个3位十进制循环计数器，从0加到999，再恢复到0，循环往复。
每秒计数器加1。
2.有复位功能，当复位端reset为高时，计数器清零，停止计数。
3.可以控制计数的开始start和停止stop。
当计数开始start信号有效时，计数器开始计数；当计数停止stop信号有效时，计数停止；当start信号再次有效时，继续计数。
4.计数器的计数值采用动态显示方式在数码管上显示出来。
5.进行设计，仿真并下载程序到实验箱的CPLD模块板进行验证。
（二）电路模块cyclecntsysclk reset startSE G[6. SCAN[7.★提示：reset信号可以使用拨动开关来产生。
start和stop信号使用按键来实现输入信号：sysclk：基准时钟，50MHz；reset：异步复位信号，高有效；start，stop：计数开始和计数停止信号输入；. 2 .输出信号：SEG[6..0]：段码信号输出。
SCAN[7..0]：位码信号输出。
二、实验原理此系统的核心为一个三位循环计数器，将此计数器的输出结果通过分位电路动态显示到三个数码管上面。
另外的辅助电路分别为四个不同频率的分频器和按键去抖电路。
三、设计方案四、原理图. 3 .. 4 .五、模块设计（一）分频电路1.设计原理分频器就是对较高频率的信号进行分频，得到较低频率的信号。
定义一个计数器对输入时钟进行计数，在计数的前一半时间里，输出高电平，在计数的后一半时间里，输出低电平，这样输出的信号就是占空比为50%的偶数分频信号。
例如，6分频，计数值为0~2输出高电平，计数值为3~5输出低电平。
2.VHDL程序代码输出为1HZ分频电路N=50MHZ/1HZ=50000000Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Use ieee.std_logic_arith.all;Entity fdiv1 isgeneric(N: integer:=50000000); --rate=N，N是偶数port(clkin: IN std_logic;clkout: OUT std_logic);End fdiv1;Architecture a of fdiv1 is. 5 .signal cnt: integer range 0 to n-1;Beginprocess(clkin) --计数beginif(clkin'event and clkin='1') thenif(cnt<n-1) thencnt <= cnt+1;elsecnt <= 0;end if;end if;end process;process(cnt) --根据计数值，控制输出时钟脉冲的高、低电平beginif(cnt<n/2) thenclkout <= '1';elseclkout <= '0';end if;end process;End a;输出为10HZ分频电路N=50MHZ/10HZ=5000000. 6 .Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Use ieee.std_logic_arith.all;Entity fdiv10 isgeneric(N: integer:=5000000); --rate=N，N是偶数port(clkin: IN std_logic;clkout: OUT std_logic);End fdiv10;Architecture a of fdiv10 issignal cnt: integer range 0 to n-1;Beginprocess(clkin) --计数beginif(clkin'event and clkin='1') thenif(cnt<n-1) thencnt <= cnt+1;elsecnt <= 0;end if;end if;end process;. 7 .process(cnt) --根据计数值，控制输出时钟脉冲的高、低电平beginif(cnt<n/2) thenclkout <= '1';elseclkout <= '0';end if;end process;End a;输出为200HZ分频电路N=50MHZ/200HZ=250000Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Use ieee.std_logic_arith.all;Entity fdiv10 isgeneric(N: integer:=250000); --rate=N，N是偶数port(clkin: IN std_logic;clkout: OUT std_logic);End fdiv10;Architecture a of fdiv10 is. 8 .signal cnt: integer range 0 to n-1;Beginprocess(clkin) --计数beginif(clkin'event and clkin='1') thenif(cnt<n-1) thencnt <= cnt+1;elsecnt <= 0;end if;end if;end process;process(cnt) --根据计数值，控制输出时钟脉冲的高、低电平beginif(cnt<n/2) thenclkout <= '1';elseclkout <= '0';end if;end process;End a;输出为1000HZ分频电路N=50MHZ/1000HZ=50000Library ieee;. 9 .Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Use ieee.std_logic_arith.all;Entity fdiv10 isgeneric(N: integer:=50000); --rate=N，N是偶数port(clkin: IN std_logic;clkout: OUT std_logic);End fdiv10;Architecture a of fdiv10 issignal cnt: integer range 0 to n-1;Beginprocess(clkin) --计数beginif(clkin'event and clkin='1') thenif(cnt<n-1) thencnt <= cnt+1;elsecnt <= 0;end if;end if;end process;process(cnt) --根据计数值，控制输出时钟脉冲的高、低电平. 10 .beginif(cnt<n/2) thenclkout <= '1';elseclkout <= '0';end if;end process;End a;（二）扫描电路1.设计原理当reset和stop信号起作用时，输出到计数器的信号为低电平，只有当start 和脉冲信号起作用时，输出才为高。
三位十进制加法器设计及仿真
三位十进制加法器设计及仿真
三位十进制加法器是一种计算机电路，用于将三个十进制数字相加。
以下是一种基本的三位十进制加法器设计及仿真示例：
1. 设计：
- 使用三个4位BCD（Binary-Coded Decimal）加法器来实现三个十进制数字的相加。
- 将输入的三个十进制数字转换为BCD码，并将其作为输入传递给BCD加法器。
- 使用一个4位BCD加法器作为主加法器，用于计算BCD码的和。
- 同时，使用一个进位传递位（Carry Ripple）电路，将进位从低位传递到高位。
2. 仿真：
- 使用电路设计软件（如Verilog或VHDL）进行仿真。
- 编写设计代码，包括BCD加法器、主加法器和进位传递位电路的功能描述。
- 使用仿真工具激励设计代码，为输入信号提供测试数据，观察输出结果。
- 检查仿真波形，确保设计的正确性和功能性。
需要注意的是，具体的设计和仿真细节可能因使用的电路软件和硬件平台而有所不同。
以上只是一个简单示例，可以根据具体需求进行更复杂的设计和仿真。
对于实际的电路设计和仿真，请确保遵守相关标准和规范，并咨询专业的电路工程师。
十进制转换 数据结构
十进制转换数据结构一、十进制基本概念十进制（Decimal）是一种计数制，它的基数为10，每一位的权重为10的幂次方。
在十进制数系统中，0-9为基本符号，通过位权相加得到数值。
十进制数在日常生活中有广泛的应用，如计数、测量、货币等。
二、数据结构概述数据结构是一种用于存储和组织数据的方式。
常见的数据结构有线性结构（如数组、链表、栈、队列等）和非线性结构（如树、图等）。
数据结构在计算机科学中具有重要地位，为各种算法和应用提供了基础支持。
三、十进制转换方法1.整数部分转换：对于整数部分，直接按照位权相加即可。
2.小数部分转换：小数部分采用乘以10的幂次方的方式，从右向左每一位的幂次方依次为1、10、100、1000等。
四、常见数据结构在十进制转换中的应用1.数组：可以将整数部分的位数存储在数组中，小数部分也可以用数组存储，每一位表示乘以10的幂次方。
2.链表：用链表存储整数部分和小数部分，便于进行位运算。
3.栈：用于处理进位操作，实现数字的每一位加1。
4.队列：用于模拟现实生活中的排队现象，如按位数存储十进制数。
五、实战案例与应用场景1.计算器：利用十进制转换实现加、减、乘、除等运算。
2.银行汇率转换：将外币金额转换为本币金额。
3.电话号码：将电话号码按照位数进行存储和管理。
4.数据加密：利用十进制转换实现数字加密和解密。
六、总结与展望十进制转换在计算机科学和日常生活中具有重要意义，数据结构为十进制转换提供了丰富的实现方法。
随着科技的不断发展，十进制转换技术将在更多领域得到应用，如人工智能、大数据等。
74HC245详细中文资料
74HC245详细中文资料74HC245是一款高速CMOS器件，74HC2 45引脚兼容低功耗肖特基TTL（LSTTL）系列。
74HC245译码器可接受3位二进制加权地址输入（A0, A1和A2），并当使能时，提供8个互斥的低有效输出（Y0至Y7）。
74HC245特有3个使能输入端：两个低有效（E1和E2）和一个高有效（E3）。
除非E1和E2置低且E3置高，否则74HC138将保持所有输出为高。
利用这种复合使能特性，仅需4片7 4HC245芯片和1个反相器，即可轻松实现并行扩展，组合成为一个1-32（5线到32线）译码器。
任选一个低有效使能输入端作为数据输入，而把其余的使能输入端作为选通端，则74HC245亦可充当一个8输出多路分配器，未使用的使能输入端必须保持绑定在各自合适的高有效或低有效状态。
74HC245与74HC 238逻辑功能一致，只不过74HC138为反相输出。
功能CD74HC245 ，CD74HC238和CD74HCT245， CD74HCT238是高速硅栅CMO S解码器，适合内存地址解码或数据路由应用。
74HC245作用原理于高性能的存贮译码或要求传输延迟时间短的数据传输系统,在高性能存贮器系统中,用这种译码器可以提高译码系统的效率。
将快速赋能电路用于高速存贮器时,译码器的延迟时间和存贮器的赋能时间通常小于存贮器的典型存取时间,这就是说由肖特基钳位的系统译码器所引起的有效系统延迟可以忽略不计。
HC138 按照三位二进制输入码和赋能输入条件,从8 个输出端中译出一个低电平输出。
两个低电平有效的赋能输入端和一个高电平有效的赋能输入端减少了扩展所需要的外接门或倒相器,扩展成24 线译码器不需外接门;扩展成32 线译码器,只需要接一个外接倒相器。
在解调器应用中,赋能输入端可用作数据输入端。
特性复合使能输入，轻松实现扩展兼容JEDEC标准no.7A 存储器芯片译码选择的理想选择低有效互斥输出 ESD保护 HBM EIA/JESD22-A114-C超过2000 V MM EIA/JESD22-A115-A超过200 V 温度范围 -40～+85 ℃ -40～+125 ℃多路分配功能74HC245是一款高速CMOS器件，74HC245引脚兼容低功耗肖特基T TL（LSTTL）系列。
三位数字计时器实验报告
一、实验简介............................................................. 1 实验目的：........................................................... 1 实验内容：........................................................... 1 实验需求：........................................................... 1
实验目的：
1. 通过实验掌握十进制加法计数、译码、显示电路的工作过程。 2. 通过实验深入掌握电路的分频原理和数字信号的测量方法。 3. 熟悉集成电路构成的计数、译码、显示器件的外部功能及其使用方法。
实验内容：
1. 运用电路模拟软件，设计多功能数字计时器； 2. 连接实物电路，完成电路功能的测试： 3. 完成实验报告。
1片
74LS21
1片
74LS32
1片
数码管
3个
二、设计简介
设计概况：
本实验采用中小规模集成电路设计一个多功能数字计时器。实验需要分别设计脉冲发生 电路，计时电路，译码显示电路，和控制电路以及附加电路，然后进行连接组成。要求完成 0 分 00 秒~9 分 59 秒的计时功能，并在控制电路作用下实现开机清零，快速校分，整点报时 功能。
功能
计数器输出端
x
1
清零
↓保持
表 74LS74 管脚功能
管脚号 1 2 3 4 5 6 7 8 9
引脚代码
1RD
1D 1CP
1SD
1Q
1Q
三位的十进制加法计数器的VHDL语言
三位的十进制加法计数器的VHDL语言--VHDL程序如下：LIBRARY ieee;UsE ieee。
std_logic_1164。
all;ENTITY cnt1000 IsPORT（clk ： IN STD_LOGIC；clr ： IN STD_LOGIC；en ： IN STD_LOGIC；count ： OUT I NTEGER RANGE 0 TO 999； co ：OUT STD_LOGIC);END cnt1000；ARCHITECTURE a OF cnt1000 IsSIGNAL s ： INTEGER RANGE 0 TO 999;BEGINPROCESS (clk, clr)BEGINIF clr = '0’ THENs 〈= 0；ELSIF (clk'EVENT AND clk = '1’） THENIF en = '1' THENIF s<999 THENs <= s + 1;ELSE s<=0；END IF；ELSEs <= s；END IF;IF s = 999 THEN co 〈='1’;ELSE co <=’0'；END IF;END IF；END PROCESS；count 〈= s;END a;摘要：根据教学实践, 介绍了VHDL 硬件描述语言进行工程设计的优点。
他既是一种与实际技术相独立的语言, 不束缚于某一特定的模拟程序或数字装置上，也不把设计方法强加于设计者，他允许设计者在其使用范围内选择工艺和方法，描述能力极强, 覆盖了逻辑设计的诸多领域和层次，并支持众多的硬件模型；也是一种在数字电路教学中全新的理论联系实际的教学方法和全新的培养学生实际动手能力的有效工具。
同时简要地说明VHDL 硬件描述语言的支撑软件M ax+ Plus.并结合实例详细阐明VHDL 语言在M ax+ Plus 软件的环境下对数字电路的设计、应用方法及使用时需注意的几个方面事项。
EDA三位十进制计数显示器
3位十进制计数显示器设计一实验目的1掌握CPLD技术的层次化设计2 熟悉利用MAX-PLUSII的原理图输入方法设计简单的组合电路。
3 掌握计数显示器的设计方法二设计内容设计一个三位10进制计数器，对计数器相关的理论进行分析、归纳和总结；三位10进制计数器的结构组成及原理分析。
程序代码（含注释）；给出程序中主要函数或者语句的功能说明和使用说明；给出程序仿真运行结果和图表、以及实验结果分析和总结三实验原理三位十进制计数显一示器的设计分三步完成。
先设计十进制计数电路，再设计显示译码电路，最后建立个顶层文件将两者连接起来。
计数器的输入信号是计数信号（CLK），门控信号是手动清零信号（RESET）、手动允许计数（ENA）。
清零信号Rest为1时，保持在清零状态，计数脉冲上升沿无效；允许计数端为0时，为保持状态，这时保持至最后一个计数，计数脉冲上升沿无效；清零信号为0，允许计数信号为1时，计数器上升沿脉冲计数。
计数器是在数字系统中使用最多的时序电路，它不仅能用于对时钟脉冲计数，还可以用于分频，定时，产生节拍脉冲和脉冲序列以及进行数字运算等。
四源程序三位十进制计数程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COU10 ISPORT(CLK,RESET,CIN :IN STD_LOGIC;CO :OUT STD_LOGIC;BCDAP :OUT STD_LOGIC_VECTOR(3 DOWNTO 0);BCDBP :OUT STD_LOGIC_VECTOR(3 DOWNTO 0);BCDCP :OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END COU3;ARCHITECTURE BEHA VE OF COU3 ISSIGNAL BCDAN:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL BCDBN:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL BCDCN:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINBCDAP<=BCDAN;BCDBP<=BCDBN;BCDCP<=BCDCN;KK1:PROCESS(CLK)BEGINIF(CLK'EVENT AND CLK='1')THENIF(RESET='0')THENBCDAN<="0000";ELSIF(CIN='1')THENIF(BCDAN="1001")THENBCDAN<="0000";ELSEBCDAN<=BCDAN+'1';END IF;END IF;END IF;END PROCESS KK1;KK2:PROCESS(CLK)BEGINIF(CLK'EVENT AND CLK='1')THENIF(RESET='0')THENBCDBN<="0000";ELSIF(CIN='1') AND (BCDAN="1001")THENIF(BCDBN="1001")THENBCDBN<="0000";ELSEBCDBN<=BCDBN+'1';END IF;END IF;END IF;END PROCESS KK2;KK3:PROCESS(CLK)BEGINIF(CLK'EVENT AND CLK='1')THENIF(RESET='0')THENBCDCN<="0000";ELSIF(CIN='1') AND (BCDBN="1001") AND (BCDAN="1001")THEN IF(BCDCN="1001")THENBCDCN<="0000";ELSEBCDCN<=BCDCN+'1';END IF;END IF;END IF;END PROCESS KK3;END BEHA VE;显示译码器程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY YIMAQI ISPORT(II:IN STD_LOGIC_VECTOR(3 DOWNTO 0);Y :OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END SEG7;ARCHITECTURE BEHA VE OF SEG7 ISSIGNAL INDATA:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGININDA TA<=II;PROCESS(INDATA)BEGINCASE INDATA ISWHEN"0000"=> Y<="0000001";WHEN"0001"=> Y<="1001111";WHEN"0010"=> Y<="0010010";WHEN"0011"=> Y<="0000110";WHEN"0100"=> Y<="1001100";WHEN"0101"=> Y<="0100100";WHEN"0110"=> Y<="0100000";WHEN"0111"=> Y<="0001111";WHEN"1000"=> Y<="0000000";WHEN"1001"=> Y<="0000100";WHEN"1010"=> Y<="0001000";WHEN"1011"=> Y<="1100000";WHEN"1100"=> Y<="0110001";WHEN"1101"=> Y<="1000010";WHEN"1110"=> Y<="0110000";WHEN"1111"=> Y<="0111000";WHEN OTHERS=>Y<="XXXXXXX";END CASE;END PROCESS;END BEHA VE;顶层文件：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DINGCEN ISPORT(CLK,RESET,ENA:IN STD_LOGIC;SEG1: OUT STD_LOGIC_VECTOR(6 DOWNTO 0);SEG2: OUT STD_LOGIC_VECTOR(6 DOWNTO 0);SEG3: OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END COU37SEG;ARCHITECTURE X37 OF COU37SEG ISCOMPONENT SEG7PORT(II:IN STD_LOGIC_VECTOR(3 DOWNTO 0);Y :OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END COMPONENT;COMPONENT COU3PORT(CLK,RESET,CIN:IN STD_LOGIC;BCDAP: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);BCDBP: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);BCDCP: OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END COMPONENT;SIGNAL A,B,C:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINU0:COU3 PORT MAP(CLK,RESET,ENA,A,B,C);U1:SEG7 PORT MAP(A,SEG1);U2:SEG7 PORT MAP(B,SEG2);U3:SEG7 PORT MAP(C,SEG3);END X37;五仿真结果六总结本次的课程设计我个人觉得是很有意义的。
数字电子技术_4套期末试卷_含答案综述
《数字电子技术基础》(第一套)一、填空题：（每空1分，共15分）1．逻辑函数Y AB C=+的两种标准形式分别为（）、（）。
2．将2004个“1”异或起来得到的结果是（）。
3．半导体存储器的结构主要包含三个部分，分别是（）、（）、（）。
4．8位D/A转换器当输入数字量10000000为5v。
若只有最低位为高电平，则输出电压为（）v；当输入为10001000，则输出电压为（）v。
5．就逐次逼近型和双积分型两种A/D转换器而言，（）的抗干扰能力强，（）的转换速度快。
6．由555定时器构成的三种电路中，（）和（）是脉冲的整形电路。
7．与PAL相比，GAL器件有可编程的输出结构，它是通过对（）进行编程设定其（）的工作模式来实现的，而且由于采用了（）的工艺结构，可以重复编程，使它的通用性很好，使用更为方便灵活。
二、根据要求作题：（共15分）1．将逻辑函数P=AB+AC写成“与或非”表达式，并用“集电极开路与非门”来实现。
2．图1、2中电路均由CMOS门电路构成，写出P、Q 的表达式，并画出对应A、B、C的P、Q波形。
三、分析图3所示电路：（10分）1）试写出8选1数据选择器的输出函数式；2）画出A2、A1、A0从000~111连续变化时，Y的波形图；3）说明电路的逻辑功能。
四、设计“一位十进制数”的四舍五入电路（采用8421BCD码）。
要求只设定一个输出，并画出用最少“与非门”实现的逻辑电路图。
（15分）五、已知电路及CP、A的波形如图4(a) (b)所示，设触发器的初态均为“0”，试画出输出端B和C的波形。
（8分）BC六、用T触发器和异或门构成的某种电路如图5(a)所示，在示波器上观察到波形如图5(b)所示。
试问该电路是如何连接的？请在原图上画出正确的连接图，并标明T的取值。
（6分）七、图6所示是16*4位ROM和同步十六进制加法计数器74LS161组成的脉冲分频电路。
ROM中的数据见表1所示。
试画出在CP信号连续作用下的D3、D2、D1、D0输出的电压波形，并说明它们和CP 信号频率之比。
十进制同步加法计数器
性能测试
测试环境
为保证测试结果的准确性和可靠 性，需要搭建一个标准的测试环 境，包括适当的电源、时钟源、
输入信号和输出负载等。
测试方法
按照规定的测试方法，对计数器的 各项性能指标进行测试，如计数范 围、计数速度、功耗和集成度等。
测试数据记录
详细记录测试过程中的各项数据， 如输入信号的频率、电源电压、输 出信号的状态等。
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十进制同步加法计数器是一种同步计数 器，它可以在时钟信号的控制下进行加
法运算，并输出十进制数的计数值。
Hale Waihona Puke 02十进制同步加法计数器的工作原理
同步计数器的概念
同步计数器
一种数字逻辑电路，能够按照给 定的时钟信号进行计数操作。
工作原理
在每个时钟周期内，同步计数器 对输入的时钟信号进行检测，并 根据时钟信号的变化进行计数操 作。
05
十进制同步加法计数器的性能分析
性能指标
计数范围
计数速度
计数器的最大计数值和最小计数值，即其 能计数的十进制数的范围。
计数器完成一次计数操作所需的时间，通 常以纳秒或微秒为单位。
功耗
集成度
计数器在工作过程中消耗的电能，通常以 毫瓦或瓦为单位。
计数器内部电路的规模和复杂度，通常以 门电路的数量来表示。
进位输出
当计数器达到9态时，会产生一个 进位输出信号，表示需要将这个 进位值加到更高位的计数器中。
回零操作
在每个时钟周期结束时，计数 器会自动回零，即回到0态，准
备进行下一次计数操作。
03
十进制同步加法计数器的设计
设计步骤
确定计数器的进制
计数器的原理
计数器的原理计数器是数字电路中广泛使用的逻辑部件，是时序逻辑电路中最重要的逻辑部件之一。
计数器除用于对输入脉冲的个数进行计数外，还可以用于分频、定时、产生节拍脉冲等。
计数器按计数脉冲的作用方式分类，有同步计数器和异步计数器；按功能分类，有加法计数器、减法计数器和既具有加法又有减法的可逆计数器；按计数进制的不同，又可分为二进制计数器、十进制计数器和任意进制计数器。
一、计数器的工作原理1、二进制计数器（1）异步二进制加法计数器图1所示为用JK触发器组成的4位异步二进制加法计数器逻辑图。
图中4个触发器F0~F3均处于计数工作状态。
计数脉冲从最低位触发器F0的CP端输入，每输入一个计数脉冲，F0的状态改变一次。
低位触发器的Q端与高位触发器的CP端相连。
每当低位触发器的状态由1变0时，即输出一负跳变脉冲时，高位触发器翻转。
各触发器置0端R D并联，作为清0端，清0后，使触发器初态为0000。
当第一个计数脉冲输入后，脉冲后沿使F0的Q0由0变1，F1、F2、F3均保持0态，计数器的状态为0001；当图1 4位异步二进制加法计数器第二个计数脉冲输入后，Q0由1变为0，但Q0的这个负跳变加至F1的CP端，使Q1由0变为1，而此时F3、F2仍保持0状态，计数器的状态为0010。
依此类推，对于F0来说，每来一个计数脉冲后沿，Q0的状态就改变，而对于F1、F2、F3来说，则要看前一位输出端Q是否从1跳到0，即后沿到来时，其输出端的状态才改变，否则Q1、Q2、Q3端的状态同前一个状态一样。
这样在第15个计数脉冲输入后，计数器的状态为1111，第16个计数脉冲输入，计数器恢复为0000。
由上述分析可知，一个4位二进制加法计数器有24=16种状态，每经过十六个计数脉冲，计数器的状态就循环一次。
通常把计数器的状态数称之为计数器的进制数（或称计数器的模），因此，4位二进制计数器也可称之为1位十六进制（模16）计数器。
表1所示为4位二进制加法计数器的状态表。
三位数字显示计时器
专业班级 学号 姓名 成绩一、实验名称 3位数字显示计时系统 二、设计任务与要求设计一个3位数字显示时间计数系统，以供运动员比赛用。
要求精确到秒最大计时9分59秒。
可以用按钮开关控制计时器的启动、停止及清零，开机时可以自动清零。
三、实验器件1.74LS90 74LS082.数字电路试验箱四、方案设计数字显示计时系统是通过控制电路使用加法计数器对连续脉冲进行计数，而加法计数器通过译码器来显示它所记忆的脉冲周期个数。
1.连续脉冲产生连续脉冲可选用555定时器构成的多谐振荡器产生，用555定时器构成的多谐振荡器，定时元件是电阻和电容，普通器件误差较大易受温度变化的影响，对于对时间要求高的应用场合，其误差较大。
连续脉冲也可选用石英晶体振荡器通过计数器分频产生，可获得精确的秒脉冲信号。
2.技术及译码显示加法计数器构成电子秒表的计数单元，首先用一个分频器对多谐振荡器产生的脉冲信号进行分频，然后将输出端取得周期为1s 的矩形脉冲送入计数器中，计数器都接成8421码十进制形式，其输出端与译码显示单元的相应输入端连接，可显示0~59秒；0~9分计时。
3.控制部分控制部分用来控制计时器的清零、计时、停止。
采用三位环形计数器来实现，环形计数器的输出分别作为计数部分的清零信号、计时信号和停止信号。
……………………………………装………………………………………订…………………………………………线………………………………………五、实验原理1.系统框图如下2.系统工作原理实现一个三维数字显示的秒表系统，需要振荡器（脉冲冲源）、秒计数电路季译码显示电路等组成部分。
秒计数电路满60向分计数电路进位（显示00~59s），分计数电路满足10（显示0~9）后清零，等待重新计时。
控制开关为两个；启动（继续）/暂停计时开关和复位开关。
其中：（1）显示器：采用三片LED显示器把各位的数值显示出来，是秒表最终的输出，有分、秒和毫秒位。
（2）计数器：对时钟信号进行计数并进位，毫秒和秒之间10进制，秒和分之间60进制。
三位十进制计数显示器
三位十进制计数显示器一、实验目的：1、学习时序电路中多进程的VHDL描述方法2、掌握层次化设计方法3、熟悉EDA的仿真分析和硬件测试技术二、实验原理：三位十进制计数显示器的设计院分三步完成，先设计三位十进制计数电路，再设计显示译码电路，最后建立一个顶层文件将两者连接起来。
三、实验设备：计算机一台操作系统：WINDOWS XP软件：ispDesignEXPERT System四、实验步骤：参考程序：1、三位计数模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COUNT3 ISPORT(CLK,RESET,CIN:IN STD_LOGIC;CO:OUT STD_LOGIC;A,B,C:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END COUNT3;ARCHITECTURE ART OF COUNT3 ISSIGNAL AP,BP,CP:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINKK1:PROCESS(CLK) ISBEGINIF CLK'EVENT AND CLK='1' THENIF RESET='0' THENAP<="0000";ELSIF CIN='1' THENIF AP="1001" THENAP<="0000";ELSEAP<=AP+'1';END IF;END IF;END IF;END PROCESS KK1;KK2:PROCESS(CLK) ISBEGINIF CLK'EVENT AND CLK='1' THENIF RESET='0' THENBP<="0000";ELSIF CIN='1' AND AP="1001" THENIF BP="1001" THENBP<="0000";ELSEBP<=BP+'1';END IF;END IF;END IF;END PROCESS KK2;KK3:PROCESS(CLK) ISBEGINIF CLK'EVENT AND CLK='1' THENIF RESET='0' THENCP<="0000";ELSIF CIN='1' AND AP="1001" AND BP="1001" THENIF CP="1001" THENCP<="0000";ELSECP<=CP+'1';END IF;END IF;END IF;END PROCESS KK3;A<=AP;B<=BP;C<=CP;END ART;2、译码电路LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY YIMA7 ISPORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0);YIMA:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END YIMA7;ARCHITECTURE ART OF YIMA7 ISBEGINPROCESS(A) ISBEGINCASE A ISWHEN "0000"=>YIMA<="1000000";WHEN "0001"=>YIMA<="1111001";WHEN "0010"=>YIMA<="0100100";WHEN "0011"=>YIMA<="0110000";WHEN "0100"=>YIMA<="0011001";WHEN "0101"=>YIMA<="0010010";WHEN "0110"=>YIMA<="0000010";WHEN "0111"=>YIMA<="1111000";WHEN "1000"=>YIMA<="0000000";WHEN "1001"=>YIMA<="0010000";WHEN "1010"=>YIMA<="0001000";WHEN "1011"=>YIMA<="0000011";WHEN "1100"=>YIMA<="1000110";WHEN "1101"=>YIMA<="0100001";WHEN "1110"=>YIMA<="0000110";WHEN "1111"=>YIMA<="0001110";WHEN OTHERS=>YIMA<="1111111";END CASE;END PROCESS;END ART;3、顶层文件LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY JISHUXIANSHI ISPORT(CLK,RESET,ENA: IN STD_LOGIC;SEG1,SEG2,SEG3:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END JISHUXIANSHI;ARCHITECTURE ART OF JISHUXIANSHI ISCOMPONENT YIMA7PORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0);YIMA:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END COMPONENT;COMPONENT COUNT3PORT(CLK,RESET,CIN:IN STD_LOGIC;A,B,C:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END COMPONENT;SIGNAL IN_A,IN_B,IN_C:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINU0:COUNT3 PORT MAP(CLK,RESET,ENA,IN_A,IN_B,IN_C);U1:YIMA7 PORT MAP(IN_A,SEG1);U2:YIMA7 PORT MAP(IN_B,SEG2);U3:YIMA7 PORT MAP(IN_C,SEG3);END ART;源文件编译及综合引脚锁定硬件测试：。
三位数的十进制知识点
三位数的十进制知识点十进制是我们常用的计数系统，其中每个数字的位数分别表示不同的权重。
在十进制系统中，我们使用0到9的数字来表示数值，且每个数字的权重依次增加，从右到左依次为个位、十位和百位。
在本文中，将介绍与三位数的十进制相关的几个知识点。
一、构成三位数的数字范围三位数由三个数字组成，可以是从100到999的任意数字。
在这个范围内，可以有900个不同的三位数。
二、百位、十位和个位一个三位数的每个位上的数字都有特定的意义和权重。
- 百位：百位上的数字表示这个三位数中包含多少个由100组成的整组。
例如，324表示有3个100。
- 十位：十位上的数字表示这个三位数中包含多少个由10组成的整组，但不足一组。
例如，324表示有2个10，但没有多余出一个完整的组。
- 个位：个位上的数字表示这个三位数中剩下的数字，即不属于百位或十位的部分。
三、拆分和合并三位数对于拆分一个三位数，可以将其按照百位、十位和个位进行分解。
例如，将324进行拆分，可以得到3百、2十和4个。
另一方面，要合并三个数字来形成一个三位数，需要将它们的权重相加。
例如，将3百、2十和4个合并，得到324。
四、进位和借位在十进制系统中，当某个位上的数字增加到9时，它将进位到下一个更高的位数。
这称为“进位”。
举个例子，若个位上的数字是9，再加1时，将进位到十位，而个位变为0。
同理，如果十位上的数字是9，再加1时，将进位到百位，而十位变为0。
相反，在从某个位上减去1时，如果这个位上的数字是0，则需要从更高位借位。
这称为“借位”。
五、比较和排序三位数当对三位数进行比较时，我们比较它们各个位上的数字，从高位到低位逐一比较。
例如，对比两个三位数323和425时，先比较百位上的数字，然后是十位，最后是个位。
比较的结果就是两个数的大小关系。
要对三位数进行排序，可以使用类似的比较方法。
将这些数字按照从小到大或从大到小的顺序进行排列。
六、减法和借位在进行三位数的减法时，需要借位的情况是多种多样的。
十进制计数器的计数原理
十进制计数器的计数原理十进制计数器是一种电子电路，用于计算和显示十进制数。
它是计算机中最常用的计数器之一，主要用于计算整数、浮点数和其他数字。
十进制计数器由几个重复的基本单元组合而成，每个单元都可以计数0到9的数字。
十进制计数器的计数原理可以分为三个主要方面来解释：计数单元、寄存器和时钟。
首先，计数单元是十进制计数器的基本单元，通常由触发器电路组成。
触发器电路可以在电平变化时切换其状态。
在十进制计数器中，触发器电路的状态表示当前计数值。
例如，当计数为0时，触发器电路处于初始状态；当计数为1时，触发器电路处于第一个状态；以此类推，当计数为9时，触发器电路处于最后一个状态。
当计数达到最大值时，触发器电路将溢出，并将溢出信号传递给下一个计数单元。
其次，寄存器是存储当前计数值的电子元件。
每个计数单元都有一个寄存器，用于存储该单元的计数值。
寄存器可以以二进制或BCD（二进制编码十进制）形式存储计数值。
BCD形式是一种特殊的二进制编码，每个十进制数字用4位二进制表示。
例如，十进制数1可以用二进制数0001表示，十进制数9可以用二进制数1001表示。
寄存器通过触发器电路的状态来更新当前计数值。
最后，时钟是控制计数器的计数速度的定时信号。
时钟信号以固定的频率生成，每个时钟周期计数一次。
时钟信号通常由晶体振荡器提供，可以通过控制时钟的频率来改变计数速度。
例如，如果时钟频率为1 Hz，则计数器每秒计数一次。
如果时钟频率为100 Hz，则计数器每秒计数100次。
时钟信号使计数器按照固定的速度进行计数，从而实现准确计数和显示。
综上所述，十进制计数器的计数原理是通过计数单元、寄存器和时钟的协调工作来进行的。
计数单元存储当前计数值，寄存器用于存储计数值的电子元件，时钟信号控制计数器的计数速度。
通过这种方式，十进制计数器可以按照顺序计数，实现准确的数值计算和显示。
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数电课程设计说明书题目三位十进制计数器的设计系(部) 电子与通信工程系专业(班级) 光电信息工程姓名学号指导教师起止日期6月11日至6月15日目录摘要 (3)关键词 (3)一、设计内容 (3)1、设计要求及设计参数： (3)2、内容要求： (3)二、设计任务： (3)三、设计原理 (3)１、芯片介绍 (3)（1）74ls192芯片 (3)（2）555芯片 (4)（3）三段稳压器（LM7805） (5)2、三位十进制计数器的工作原理 (6)3、＋5V直流电源的工作原理 (6)四、仿真图 (6)1、MultiSim仿真图 (6)（1）三位十进制减计数器 (6)（2）四位十进制加计数器 (7)（3）+5V直流电源 (8)2、Protel绘制原理图 (8)（1）三位十进制计数器 (8)（2）+5V直流电源 (8)五、心得体会 (9)参考文献 (9)三位十进制计数器设计摘要: 本次课程设计的题目是三位十进制计数器的设计。
就设计三位十进制计数器方案而言，主要选取了3个74ls192芯片、1个555芯片及若干电容电阻。
74ls192芯片是双时钟方式的十进制可逆计数器，这就使得设计电路复杂不起来。
本设计采用555芯片意在实现一个脉冲发生器，为计数器提供一个脉冲。
然后再对其设计方案进行Multisim仿真，测试和分析电路图性能，并采用Protel 绘制原理图、设计PCB板。
本次设计的计数器是三位的十进制加计数器，由上升沿触发，通过CO 输出与其他芯片进行级联。
由于设计补充要求设计一个+5V的直流电源，本设计中的直流电源主要是运用了模电知识来设计的，其中采用了变压器、三段稳压器、220V的交流输入电源等器材。
设计最后补充完成了计数器的真值表和扩展了计数器的位数。
关键词:三位十进制计数器、74ls192芯片、555芯片、+5V的直流电源、Multisim仿真、Protel绘制原理图，真值表。
一、设计内容1、设计要求及设计参数：1）设计一个能计0—999的三位十进制计数器。
（2）要求用数码管显示。
基本部分：设计制作一个能显示三位的十进制计数器，熟悉计数器的基本原理，电路的连线要求采用直线连接和总线连接两种方式，补充完成LED显示条对应的真值表，并完成直流电源5V的设计。
发挥部分：举例说明所设计的三位十进制计数器适用于什么场合，设计增加一位（显示4位）的计数器.2、内容要求：2、目录、摘要、关键词、设计方案、性能测试与分析、Multisim9 仿真、Protel绘制原理图、设计PCB板、心得体会（设计方案、参数计算、相关软件的使用、电路仿真及PCB设计调试过程中遇到的问题及解决办法）；二、设计任务：1、理论设计：网络、图书馆查找资料软件应用：学习MultiSim9软件的操作并完成系统原理图的绘制并要求仿真通过；2、在MultiSim环境下，检测各课题的电路参数、波形；以备完成课程设计说明书；3、学习Protel软件的操作并完成SCH原理图的绘制及PCB板图的设计；三、设计原理１、芯片介绍（1）74ls192芯片74ls192是双时钟方式的十进制可逆计数器。
下面即为74ls192引脚图和功能表。
CPU为加计数时钟输入端，CPD为减计数输入端LD为预置输入控制端，异步预置CR为复位输入端，高电平有效，异步清零CO为进位输输出出，1001状态后负脉冲BO为借位输出，0000状态后负脉冲输出图1 74ls192引脚图和 74ls192芯片74ls192芯片真值表（2）555芯片55 定时器是一种模拟和数字功能相结合的中规模集成器件。
一般用双极性工艺制作的称为555，用 CMOS 工艺制作的称为 7555，除单定时器外，还有对应的双定时器 556/7556。
555 定时器的电源电压范围宽，可在 4.5V~16V 工作，7555 可在 3~18V 工作，输出驱动电流约为 200mA，因而其输出可与 TTL、CMOS 或者模拟电路电平兼容。
555引脚图如下所示。
555定时器由3个阻值为5kΩ的电阻组成的分压器、两个电压比较器C1和C2、基本RS触发器、放电三极管TD和缓冲反相器G4组成。
虚线边沿标注的数字为管脚号。
其中，1脚为接地端；2脚为低电平触发端，由此输入低电平触发脉冲；6脚为高电平触发端，由此输入高电平触发脉冲；4脚为复位端，输入负脉冲（或使其电压低于0.7V）可使555定时器直接复位；5脚为电压控制端，在此端外加电压可以改变比较器的参考电压，不用时，经0.01uF的电容接地，以防止引入干扰；7脚为放电端，555定时器输出低电平时，放电晶体管TD导通，外接电容元件通过TD放电；3脚为输出端，输出高电压约低于电源电压1V—3V，输出电流可达200mA，因此可直接驱动继电器、发光二极管、指示灯等；8脚为电源端，可在5V—18V范围内使用。
555定时器工作时过程分析如下：5脚经0.01uF电容接地，比较器C1和C2的比较电压为：UR1=2/3VCC、UR2=1/3VCC。
当VI1＞2/3VCC，VI2＞1/3VCC时，比较器C1输出低电平，比较器C2输出高电平,基本RS 触发器置0，G3输出高电平，放电三极管TD导通，定时器输出低电平。
当VI1＜2/3VCC，VI2＞1/3VCC时，比较器C1输出高电平，比较器C2输出高电平，基本RS触发器保持原状态不变，555定时器输出状态保持不来。
当VI1＞2/3VCC，VI2＜1/3VCC时，比较器C1输出低电平，比较器C2输出低电平，基本RS触发器两端都被置1，G3输出低电平，放电三极管TD截止，定时器输出高电平。
当VI1＜2/3VCC，VI2＜1/3VCC时，比较器C1输出高电平，比较器C2输出低电平，基本RS触发器置1，G3输出低电平，放电三极管TD截止，定时器输出高电平。
图2 555电路结构图3 555引脚图（3）三段稳压器（LM7805）三端稳压集成电路lm7805。
电子产品中，常见的三端稳压集成电路有正电压输出的lm78 ××系列和负电压输出的lm79××系列。
顾名思义，三端IC是指这种稳压用的集成电路，只有三条引脚输出，分别是输入端、接地端和输出端。
用lm78/lm79系列三端稳压IC来组成稳压电源所需的外围元件极少，电路内部还有过流、过热及调整管的保护电路，使用起来可靠、方便，而且价格便宜。
该系列集成稳压IC型号中的lm78或lm79后面的数字代表该三端集成稳压电路的输出电压，如lm7806表示输出电压为正6V，lm7909表示输出电压为负9V。
图4三段稳压器2、三位十进制计数器的工作原理通过前面对74LS192 的介绍，了解到74LS192 芯片本身就是一个十进制计数器。
这次设计的三位十进制计数器的级联则是通过进位（BO）端与另一74LS192 芯片的上升沿触发端（CPD）连接实现的。
计数原理与数学中的数数原理相同。
个位每从9减至0，十位则减一位。
同理，当十位从9减至0时，百位减一位。
当计数到000时，计数器归零。
这样就实现了999到000的计数。
计数器的计数需要有上下沿的触发，本设计中为计数器提供触发的是以555芯片为核心构成的多谐振荡器。
多谐振荡器的振荡频率则是由其电路中的电容、电阻值的大小及分配情况决定的。
3、＋5V直流电源的工作原理该电路输入家用220v交流电，经过全桥整流，稳压后输出稳定的5v直流电。
图5 ＋5V直流电源工作流程从图上看,变压器输入端经过一个保险连接电源插头,如果变压器或后面的电路发生短路，保险内的金属细丝就会因大电流引发的高温溶化后断开。
变压器后面由4个二极管组成一个桥式整流电路，整流后就得到一个电压波动很大的直流电源，所以在这里接两个电解电容。
变压器输出端的9V电压经桥式整流并电容滤波，在电容C1两端大约会有24V多一点的电压，假如从电容两端直接接一个负载，当负载变化或交流电源有少许波动都会使C1两端的电压发生较大幅度的变化，因此要得到一个比较稳定的电压，在这里接一个三端稳压器的元件。
三端稳压器是一种集成电路元件，内部由一些三极管和电阻等构成，在分析电路时可简单的认为这是一个能自动调节电阻的元件，当负载电流大时三端稳压器内的电阻自动变小，而当负载电流变小时三端稳压器内的电阻又会自动变大，这样就能保持稳压器的输出电压保持基本不变。
因为我们要输出5V的电压，所以选用7805，7805前面的字母可能会因生产厂家不同而不同。
LM7805最大可以输出1A的电流，内部有限流式短路保护，短时间内，例如几秒钟的时间，输出端对地（2脚）短路并不会使7805烧坏，当然如果时间很长就不好说了，这跟散热条件有很大的关系。
三端稳压器后面接一个105的电容，这个电容有滤波和阻尼作用。
最后在C2两端接一个输出电源的插针，可用于与其它用电器连接。
虽然7805最大电流是一安培，但实际使用一般不要超过500mA,否则会发热很大，容易烧坏。
一般负载电有200mA以上时需要散热片。
四、仿真图1、MultiSim仿真图（1）三位十进制减计数器图6 三位十进制计数器（2）四位十进制加计数器图7 四位十进制计数器（3）+5V直流电源图8 +5V直流电源2、Protel绘制原理图（1）三位十进制计数器图9 三位十进制计数器（2）+5V直流电源图10 +5V直流电源五、心得体会通过这次课程设计，加强了我们动手、思考和解决问题的能力。
、我觉得做课程设计同时也是对课本知识的巩固和加强，由于课本上的知识太多，平时课间的学习并不能很好的理解和运用各个元件的功能，而且考试内容有限，所以在这次课程设计过程中，我们了解了很多元件的功能，并且对于其在电路中的使用有了更多的认识。
平时看课本时，有时问题老是弄不懂，做完课程设计，那些问题就迎刃而解了。
而且还可以记住很多东西。
比如一些芯片的功能，平时看课本，这次看了，下次就忘了，通过动手实践让我们对各个元件映象深刻。
认识来源于实践，实践是认识的动力和最终目的，实践是检验真理的唯一标准。
所以这个期末测试之后的课程设计对我们的作用是非常大的。
此次课程设计，学到了很多课内学不到的东西，比如独立思考解决问题等，都受益非浅，在此，感谢于老师的细心指导。
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