计算机组成原理第5章部分习题参考答案
计算机组成原理课后习题及答案_唐朔飞(完整版)
11. 画一个具有双向传输功能的总线逻 辑图。 解：此题实际上是要求设计一个双向总 线收发器，设计要素为三态、方向、使能等 控制功能的实现，可参考74LS245等总线缓 冲器芯片内部电路。 逻辑图如下：（n位） 使能
控制 G
B1
Bn
…… …… …… ……
方向 控制 DIR
A1
An
错误的设计：
系统总线
• 9. 画出主机框图，分别以存数指令“STA M”和加法指令“ADD M”（ M均为主存地址）为例，在图中按序标出完成该指令（包括取指令阶 段）的信息流程（如→①）。假设主存容量为256M*32位，在指令字 长、存储字长、机器字长相等的条件下，指出图中各寄存器的位数。 • 解：主机框图如P13图1.11所示。 • （1）STA M指令：PC→MAR，MAR→MM，MM→MDR， MDR→IR， • OP(IR) →CU，Ad(IR) →MAR，ACC→MDR，MAR→MM，WR • （2）ADD M指令：PC→MAR，MAR→MM，MM→MDR， MDR→IR， • OP(IR) →CU，Ad(IR) →MAR，RD，MM→MDR， MDR→X，ADD，ALU→ACC，ACC→MDR，WR • 假设主存容量256M*32位，在指令字长、存储字长、机器字长相等的 条件下，ACC、X、IR、MDR寄存器均为32位，PC和MAR寄存器均 为28位。
存储总线
CPU MM I/O1 I/O2 …… I/On
这个方案的错误是： 不合题意。按题意要求应画出பைடு நூலகம்辑线路图而 不是逻辑框图。
12. 设数据总线上接有A、 B、C、D四个寄存器，要求 选用合适的74系列芯片，完 成下列逻辑设计： （1） 设计一个电路，在同 一时间实现D→A、D→B和 D→C寄存器间的传送； （2） 设计一个电路，实现 下列操作： T0时刻完成D→总线； T1时刻完成总线→A； T2时刻完成A→总线； T3时刻完成总线→B。
《计算机组成原理》各章练习参考答案
《计算机组成原理》各章练习题参考答案第一章思考练习题一.填空1.电子数字计算机可以分为专用计算机和通用计算机两类。
2.硬件采用LSI或VLSI的电子计算机属于计算机发展过程中的第四代。
3.存储器中存放数据和程序。
4.一台计算机包括运算、存储、控制、输入及输出五个单元。
5.完成算术运算和逻辑运算的部件是运算器(或ALU)；运算器的核心是加法器；控制、指挥程序和数据的输入、运行以及处理运算结果的部件是控制器。
6.CPU内部连接各寄存器及运算部件之间的总线是内部总线；CPU同存储器、通道等互相连接的总线是系统总线；中、低速I/O设备之间互相连接的总线是I/O总线。
7.在多总路线结构中，CPU总线、系统总线和高速总线相连通过桥实现。
8.计算机软件一般分为系统软件和应用软件。
9.完整的计算机系统由硬件系统和软件系统构成。
10.机器字长是指一台计算机一次所能够处理的二进制位数量。
11.数据分类、统计、分析属于计算机在数据处理方面的应用。
12.计算机是一种信息处理机，它最能准确地反映计算机的主要功能。
13.个人台式商用机属于微型机。
14.对计算机软硬件进行管理，是操作系统的功能。
15.用于科学技术的计算机中，标志系统性能的主要参数是MFLOPS。
16.通用计算机又可以分为超级机、大型机、服务器、工作站、微型机和单片机六类。
17.“存储程序控制”原理是冯.诺依曼提出的。
18.运算器和控制器构成CPU，CPU和主存构成主机。
19.取指令所用的时间叫取指周期，执行指令所用的时间叫执行周期。
20.每个存储单元都有一个编号，该编号称为地址。
21.现代计算机存储系统一般由高速缓存、主存和辅存构成。
22.计算机能够自动完成运算或处理过程的基础是存储程序和程序控制原理。
二.单选1.存储器用来存放( C )。
A.数据B.程序C.数据和程序D.正在被执行的数据和程序2.下面的描述中，正确的是( B )A.控制器能够理解、解释并执行所有的指令及存储结果。
计算机组成原理(蒋本珊)第五章汇总
第五章１．如何区别存储器和寄存器？两者是一回事的说法对吗？解：存储器和寄存器不是一回事。
存储器在CPU 的外边，专门用来存放程序和数据，访问存储器的速度较慢。
寄存器属于CPU 的一部分，访问寄存器的速度很快。
２．存储器的主要功能是什么？为什么要把存储系统分成若干个不同层次？主要有哪些层次？解：存储器的主要功能是用来保存程序和数据。
存储系统是由几个容量、速度和价格各不相同的存储器用硬件、软件、硬件与软件相结合的方法连接起来的系统。
把存储系统分成若干个不同层次的目的是为了解决存储容量、存取速度和价格之间的矛盾。
由高速缓冲存储器、主存储器、辅助存储器构成的三级存储系统可以分为两个层次，其中高速缓存和主存间称为Cache －主存存储层次（Cache 存储系统）；主存和辅存间称为主存—辅存存储层次（虚拟存储系统）。
３．什么是半导体存储器？它有什么特点？解：采用半导体器件制造的存储器，主要有MOS 型存储器和双极型存储器两大类。
半导体存储器具有容量大、速度快、体积小、可靠性高等特点。
半导体随机存储器存储的信息会因为断电而丢失。
４．SRAM 记忆单元电路的工作原理是什么？它和DRAM 记忆单元电路相比有何异同点？解：SRAM 记忆单元由６个MOS 管组成，利用双稳态触发器来存储信息，可以对其进行读或写，只要电源不断电，信息将可保留。
DRAM记忆单元可以由４个和单个MOS管组成，利用栅极电容存储信息，需要定时刷新。
５．动态RAM 为什么要刷新？一般有几种刷新方式？各有什么优缺点？解：DRAM 记忆单元是通过栅极电容上存储的电荷来暂存信息的，由于电容上的电荷会随着时间的推移被逐渐泄放掉，因此每隔一定的时间必须向栅极电容补充一次电荷，这个过程就叫做刷新。
常见的刷新方式有集中式、分散式和异步式３种。
集中方式的特点是读写操作时不受刷新工作的影响，系统的存取速度比较高；但有死区，而且存储容量越大，死区就越长。
分散方式的特点是没有死区；但它加长了系统的存取周期，降低了整机的速度，且刷新过于频繁，没有充分利用所允许的最大刷新间隔。
计算机组成原理习题 第五章
第五章一．填空题1.控制器由于设计方法的不同可分为型、型和型控制器。
2.控制器在生成各种控制信号时，必须按照一定的进行，以便对各种操作实施时间上的控制。
3.微程序控制的计算机中的控制存储器CM是用来存放的。
4.在微指令的字段编码法中，操作控制字段的分段并非是任意的，必须遵循的分段原则中包括：①把性的微命令分在同一段内；②一般每个小段要留出一个状态，表示。
5.微指令分为和微指令两类，微指令可以同时执行若干个微操作，所以执行机器指令的速度比微指令快。
6.在CPU中，指令寄存器的作用是，其位数取决于；程序计数器的作用是，其位数取决于。
7.指令周期是，最基本的指令周期包括和。
8.根据CPU访存的性质不同，可将CPU的工作周期分为、、和。
9.在CPU中保存当前正在执行的指令的寄存器是，保存下一条指令地址的寄存器是，保存CPU访存地址的寄存器是。
10.中断判优可通过和实现，前者速度更快。
11.中断服务程序的入口地址可通过和寻找。
12.在硬件向量法中，可通过两种方式找到服务程序的入口地址，一种是，另一种是。
13.CPU从主存取出一条指令并执行该指令的时间叫做，它常常用若干个来表示，而后者又包含有若干个。
14.程序顺序执行时，后继指令的地址由形成，遇到转移指令和调用指令时，后继指令的地址从获得。
15.控制器在生成各种控制信号时，必须按照一定的进行，以便对各种操作实施时间上的控制。
16.机器X和Y的主频分别是8MHz和12MHz，则X机的时钟周期为µs。
若X机的平均指令执行速度为0.4MIPS，则X机得平均指令周期为µs。
若两个机器的机器周期内时钟周期数相等，则Y机得平均执行速度为MIPS。
17.一个主频为25MHz的CPU，平均每条指令包含2个机器周期，每个机器周期包含2个时钟周期，则计算机的平均速度是。
如果每两个机器周期中有一个用于访存，而存储器速度较慢，需再插入2个时钟周期，此时指令周期为µs。
计算机组成原理第五章单元测试(含答案)
第五章指令系统测试1、以下四种类型指令中，执行时间最长的是（）(单选)A、RR型指令B、RS型指令C、SS型指令D、程序控制类指令2、程序控制类指令的功能是（）（单选）A、进行算术运算和逻辑运算B、进行主存与CPU之间的数据传送C、进行CPU和I/O设备之间的数据传送D、改变程序执行的顺序3、单地址指令中为了完成两个数的算术运算，除地址码指明的一个操作数外，另一个常需采用的寻址方式是( ）（单选）A、立即数寻址B、寄存器寻址C、隐含寻址D、直接寻址4、下列属于指令系统中采用不同寻址方式的目的主要是（）（单选）A、为了实现软件的兼容和移植B、缩短指令长度，扩大寻址空间，提高编程灵活性C、为程序设计者提供更多、更灵活、更强大的指令D、丰富指令功能并降低指令译码难度5、寄存器间接寻址方式中，操作数存放在（）中（单选）A、通用寄存器B、主存C、数据缓冲寄存器MDRD、指令寄存器6、指令采用跳跃寻址方式的主要作用是（) (单选)A、访问更大主存空间B、实现程序的有条件、无条件转移C、实现程序浮动D、实现程序调用7、下列寻址方式中，有利于缩短指令地址码长度的是（）（单选）A、寄存器寻址B、隐含寻址C、直接寻址D、间接寻址8、假设某条指令的一个操作数采用寄存器间接寻址方式，假定指令中给出的寄存器编号为8，8号寄存器的内容为1200H，地址1200H中的内容为12FCH，地址12FCH中的内容为3888H，地址3888H中的内容为88F9H．则该操作数的有效地址为( ) (单选)A、1200HB、12FCHC、3888HD、88F9H9、假设某条指令的一个操作数采用寄存器间接寻址方式，假定指令中给出的寄存器编号为8，8号寄存器的内容为1200H，地址1200H中的内容为12FCH，地址12FCH中的内容为3888H，地址3888H中的内容为88F9H．则该操作数为( ) (单选)A、1200HB、12FCHC、3888HD、88F9H10、某计算机按字节编址，采用大端方式存储信息。
计算机组成原理-第五章测试
标记题目信息文本一、选择题题目1正确获得20.00分中的20.00分标记题目题干控制器的功能是（）选择一项：a. 执行语言翻译b. 向计算机各部件提供控制信号恭喜您回答正确！c. 支持汇编程序d. 完成数据运算反馈Your answer is correct.正确答案是：向计算机各部件提供控制信号题目2正确获得20.00分中的20.00分标记题目题干硬连线控制器是由以下部件组成（）选择一项：a. 程计数器PC、指令寄存器IR、控制信号产生部件，步骤标记b. 程序计数器PC、指令寄存器IR、控制信号产生部件，节拍发生器恭喜您回答正确！c. 指令寄存器IR、控制信号产生部件，节拍发生器d. 程序计数器PC、指令寄存器IR、控制信号产生部件反馈Your answer is correct.正确答案是：程序计数器PC、指令寄存器IR、控制信号产生部件，节拍发生器题目3正确获得20.00分中的20.00分标记题目题干微程序控制器中，机器指令与微指令的关系是（）选择一项：a. 每一条机器指令由一条微指令来执行b. 一段机器指令组成的程序可由一条微指令来执行c. 一条微指令由若干条机器指令组成d. 每一条机器指令由一段用微指令编成的微程序来解释执行恭喜您回答正确！反馈Your answer is correct.正确答案是：每一条机器指令由一段用微指令编成的微程序来解释执行题目4正确获得20.00分中的20.00分标记题目题干微指令执行的顺序控制问题，实际上是如何确定下一条微指令的地址问题。
通常采用的一种方法是断定方式，其基本思想是（）。
选择一项：a. 用程序计数器PC来产生后继微指令地址b. 用微程序计数器uPC来产生后继微指令地址c. 通过微指令顺序控制字段由设计者指定或者由设计者指定的判别字段控制产生后继微指令地址恭喜您回答正确！d. 通过指令中指定一个专门字段来控制产生后继微指令地址反馈Your answer is correct.正确答案是：通过微指令顺序控制字段由设计者指定或者由设计者指定的判别字段控制产生后继微指令地址题目5正确获得20.00分中的20.00分标记题目题干利用时间重叠途径实现并行处理的是（）选择一项：a. 并行处理机b. 流水线处理机恭喜您回答正确！c. 相联处理机d. 多处理机反馈Your answer is correct.正确答案是：流水线处理机。
计算机组成原理—习题解答(第五章)
第五章题解计算机组成原理习题解答5.15.1 什么是总线主模块？什么是总线从模块？试说明下列情况中谁是主模块、谁是从模块？（1）CPU执行程序；（2）CPU与I/O设备交换数据；（3）高速I/O设备与主存交换数据。
题解:主模块指对总线具有控制能力的模块；而从模块是指只能被动地响应主模块发来的总线命令的模块，从模块对总线没有控制权。
（1）CPU是主模块，存储器是从模块；（2）CPU是主模块，I/O设备是从模块；（3）高速I/O设备是主模块，主存是从模块。
5.35.3 某总线在一个总线周期中并行传送8个字节的信息，假设一个总线周期等于一个总线时钟周期，总线频率为70MHz，求总线带宽和数据传输率各是多少？题解：总线带宽= 70MHz×8B =560MBps总线数据传输率= 560MBps =4480bps5.45.4 请计算总线性能参数：（1）对于某32位总线，如果总线时钟频率为33MHz，若一个总线周期等于3个总线时钟周期，那么总线带宽和数据传输率各是多少？（2）如果总线时钟频率升至66MHz，总线宽度扩展为64位，总线周期缩短为2个总线时钟周期，那么总线带宽和数据传输率又各是多少？题解：⑴总线宽度=32位/8 =4B总线带宽= 33MHz×4B=132MBps总线数据传输率= 33MHz×4B/3=44MBps⑵总线宽度=64位/8 =8B总线带宽= 66MHz×8B=528MBps总线数据传输率=66MHz×8B/2=264MBps5.55.5 异步通信方式和同步通信方式的实质性区别是什么？对于采用异步通信方式的总线来说，发送者和接收者按照各自的速度处理数据传送，那么它们之间是否需要进行时间上的协调？为什么？答：异步通信和同步通信的实质性区别在于是否采用统一的时标进行控制。
对于采用异步通信方式的总线来说，发送者和接收者按照各自的速度处理数据传送，它们之间需要进行时间上的协调，采用应答方式取得联系，否则无法配合完成操作。
计算机组成原理习题答案第五章
对阶之后，尾数相加和相减。
相加：１１．０１１１１０
＋１１．１００００１
１０．１１１１１１
需右规一次，［X＋Y］浮＝０１１０；１．０１１１１１
所以X＋Y＝２１１０×（－０．１００００１）
相减：１１．０１１１１０
＋００．０１１１１１
１１．１１１１０１
需左规４次，［X－Y］浮＝０００１；１．０１００００
④
１５
１６
１７
１８
１９１１０００
１１００１
１１０１０
１１０１１
１１１００１０１０１
１０１１０
１０１１１
１１０００
１１００１
若A≥５，B≥５，
则＋３校正
①和在０～４范围内，不用校正，结果正确。
②和在６～９范围内，当A＜５，B＜５，需＋３校正，而当A＜５，B≥５或A≥５，B＜５
时，不需校正。故校正函数为：
１/４X补＝１．１１１１００１，［４X］补＝１．００１１０００
（４）１．００００１１１
１/４X补＝１．１１００００１，［４X］补＝１．００１１１００
5．证明在全加器里，进位传递函数P＝A i＋Bi＝Ai⊕Bi。
解：并行加法器中的每一个全加器都有一个从低位送来的进位和一个传送给较高位
的进位。进位表达式为
相加：００．０１０１１０
＋１１ ．０１１０００
１１．１０１１１０
需左规一次，［X＋Y］浮＝１０１１；１．０１１１００
所以X＋Y＝２－１０１×（－０．１００１００）
相减：００．０１０１１０
＋００．１０１０００
００．１１１１１０
所以X－Y＝２－１００×０．１１１１１０
（３）X＝２－０１１×０．１０１１００，Y＝２－００１×（－０．１１１１００）
计算机组成原理第5章部分习题参考答案
第五章部分习题参考答案【5-10】一个1K * 8的存储芯片需要多少根地址线，数据输入输出线？解：n = log1024 = 10 根。
由于一次可读写8位数据，所以需要8根数据输入输出线。
2【5-11】某计算机字长32位，存储容量64KB，按字编址的寻址范围是多少？若主存以字节编址，试画出主存字地址和字节地址的分配情况？解：因为字长32位，所以64KB = 16KW，要表示16K个存储单元，需要14根地址线。
所以按字编址的寻址范围是0000H ～ 3FFFH 。
若按字节编址，假设采用PC机常用的小端方案，则主存示意图如下：【5-13】现有1024×1的存储芯片，若用它组成容量为16K×8的存储器。
试求：(1)实现该存储器所需芯片数量(2)若将这些芯片分装在若干块板上，每块板的容量是4K×8，该存储器所需的地址线的总位数是多少？其中几位用于选板？几位用于选片？几位用作片内地址？解：(1)需要16组来构成16K，共需芯片16×8 = 128片(2)需要的地址线总位数是14位。
因为共需4块板，所以2位用来选板，板内地址12位，片内地址10位。
1每块板的结构如下图24块板共同组成16K×8存储器的结构图【5-15】某半导体存储器容量16K×8，可选SRAM芯片的容量为4K ×4；地址总线A15～A0(A0为最低位)，双向数据总线D7～D0，由R/W线控制读写。
设计并画出该存储器的逻辑图，并注明地址分配、片选逻辑和片选信号的极性。
解：注：采用全译码方式方案片内地片A0A1A3A2A8A9A7A6A5A4A12A15A14A13A11A1000000000000000004K111111100001111100001000000000004K10001111111111114K00000000100000001 1 1 1 1 1 1 1 1 1 1 1 0 0 1 00 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 4K11111111111111时分别选定，11，为A1200，0110，，恒为，由以上真值表可知，采用全译码方式，A15A140A13 RAM芯片。
计算机组成原理课后习题参考答案
计算机组成原理答案第一章计算机系统概论1．比较数字计算机和模拟计算机的特点。
解：模拟计算机的特点：数值由连续量来表示，运算过程是连续的；数字计算机的特点：数值由数字量（离散量）来表示，运算按位进行。
两者主要区别见P1 表1.1。
2．数字计算机如何分类？分类的依据是什么？解：分类：数字计算机分为专用计算机和通用计算机。
通用计算机又分为巨型机、大型机、中型机、小型机、微型机和单片机六类。
分类依据：专用和通用是根据计算机的效率、速度、价格、运行的经济性和适应性来划分的。
通用机的分类依据主要是体积、简易性、功率损耗、性能指标、数据存储容量、指令系统规模和机器价格等因素。
4．冯. 诺依曼型计算机的主要设计思想是什么？它包括哪些主要组成部分？解：冯. 诺依曼型计算机的主要设计思想是：存储程序和程序控制。
存储程序：将解题的程序（指令序列）存放到存储器中；程序控制：控制器顺序执行存储的程序，按指令功能控制全机协调地完成运算任务。
主要组成部分有：（控制器、运算器）（CPU的两部分组成）、存储器、输入设备、输出设备（I/O设备）。
5．什么是存储容量？什么是单元地址？什么是数据字？什么是指令字？解：存储容量：指存储器可以容纳的二进制信息的数量，通常用单位KB、MB、GB来度量，存储容量越大，表示计算机所能存储的信息量越多，反映了计算机存储空间的大小。
单元地址：简称地址，在存储器中每个存储单元都有唯一的地址编号，称为单元地址。
数据字：若某计算机字是运算操作的对象即代表要处理的数据，则称数据字。
指令字：若某计算机字代表一条指令或指令的一部分，则称指令字。
6．什么是指令？什么是程序？解：指令：计算机所执行的每一个基本的操作。
程序：解算某一问题的一串指令序列称为该问题的计算程序，简称程序。
7．指令和数据均存放在内存中，计算机如何区分它们是指令还是数据？解：一般来讲，在取指周期中从存储器读出的信息即指令信息；而在执行周期中从存储器中读出的信息即为数据信息。
计算机组成原理第五章答案
第5章习题参考答案1．请在括号内填入适当答案;在CPU 中：1保存当前正在执行的指令的寄存器是 IR ； 2保存当前正在执行的指令地址的寄存器是 AR3算术逻辑运算结果通常放在 DR 和 通用寄存器 ;2．参见图的数据通路;画出存数指令“STO Rl,R2”的指令周期流程图,其含义是将寄存器Rl 的内容传送至R2为地址的主存单元中;标出各微操作信号序列; 解：STO R1, R2的指令流程图及微操作信号序列如下：3．参见图的数据通路,画出取数指令“LAD R3,R0”的指令周期流程图,其含义是将R3为地址主存单元的内容取至寄存器R2中,标出各微操作控制信号序列; 解：LAD R3, R0的指令流程图及为操作信号序列如下：4．假设主脉冲源频率为10MHz,要求产生5个等间隔的节拍脉冲,试画出时序产生器的逻辑图; 解： 5．如果在一个CPU 周期中要产生3个节拍脉冲；T l ＝200ns,T 2=400ns,T 3=200ns,试画出时序产生器逻辑图;解：取节拍脉冲T l 、T 2、T 3的宽度为时钟周期或者是时钟周期的倍数即可;所以取时钟源提供的时钟周期为200ns,即,其频率为5MHz.；由于要输出3个节拍脉冲信号,而T 3的宽度为2个时钟周期,也就是一个节拍电位的时间是4个时钟周期,所以除了C 4外,还需要3个触发器——C l 、C 2、C 3；并令211C C T *=；321C C T *=；313C C T =,由此可画出逻辑电路图如下：6．假设某机器有80条指令,平均每条指令由4条微指令组成,其中有一条取指微指令是所有指令公用的;已知微指令长度为32位,请估算控制存储器容量; 解：80条指令,平均每条指令由4条微指令组成,其中有一条公用微指令,所以总微指令条数为80 4-1+1=241条微指令,每条微指令32位,所以控存容量为：24132位7．某ALU 器件是用模式控制码M S 3 S 2 S 1 C 来控制执行不同的算术运算和逻辑操作;下表列出各条指令所要求的模式控制码,其中y 为二进制变量,φ为0或l 任选;2,S l ,C 的逻辑表达式;由表可列如下逻辑方程 M=GS 3=H+D+FS 2=A+B+D+H+E+F+G S 1=A+B+F+G C=H+D+Ey+Fy8．某机有8条微指令I1—I8,每条微指令所包含的微命令控制信号如下表所示;a—j分别对应10种不同性质的微命令信号;假设一条微指令的控制字段仅限为8位,请安10位控制字段,现控制字段仅限于8位,那么,为了压缩控制字段的长度,必须设法把一个微指令周期中的互斥性微命令组合在一个小组中,进行分组译码;经分析,e,f,h和b,i,j、或d,i,j和e,f,h、或g,b,j和i,f,h均是不可能同时出现的互斥信号,所以可将其通过2:4译码后输出三个微命令信号00表示该组所有的微命令均无效,而其余四个微命令信号用直接表示方式;因此可用下面的格式安排控制字段;e f h b i je f h d i jf h i bg j9μA8 = P1·IR6·T4μA7 = P1·IR5·T4μA6 = P2·C·T4其中μA8—μA6为微地址寄存器相应位,P1和P2为判别标志,C为进位标志,IR5和IR6为指令寄存器的相应位,T4为时钟周期信号;说明上述逻辑表达式的含义,画出微地址转移逻辑图;解：μA5=P3·IR5·T4μA4=P3·IR4·T4μA3=P1·IR3·T4μA2=P1·IR2·T4μA1=P1·IR1·T4μA0=P1·IR·T4+P2·C·T4用触发器强置端低有效修改,前5个表达式用“与非”门实现,最后1个用“与或非”门实现μA2、μA1、μA触发器的微地址转移逻辑图如下：其他略10．某计算机有如下部件,ALU,移位器,主存M,主存数据寄存器MDR,主存地址寄存器MAR,指令寄存器IR,通用寄存器R0R3,暂存器C和D;1请将各逻辑部件组成一个数据通路,并标明数据流动方向;2画出“ADD R1,R2”指令的指令周期流程图;解：1 设该系统为单总线结构,暂存器C和D用于ALU的输入端数据暂存,移位器作为ALU输出端的缓冲器,可对ALU的运算结果进行附加操作,则数据通路可设计如下：2 根据上面的数据通路,可画出“ADD R1,R2”设R1为目的寄存器的指令周期流程图如下：11．已知某机采用微程序控制方式,控存容量为51248位;微程序可在整个控存中实现转移,控制微程序转移的条件共4个,微指令采用水平型格式,后继微指令地址采用断定方式;请问；1微指令的三个字段分别应为多少位2画出对应这种微指令格式的微程序控制器逻辑框图;解：1 因为容量为51248位,所以下址字段需用9位,控制微程序转移的条件有4个,所以判别测试字段需4位或3位译码,因此操作控制字段的位数48-9-4=35位或48-9-3=36位2微程序控制器逻辑框图参见教材图12．今有4级流水线,分别完成取指、指令译码并取数、运算、送结果四步操作;今假设完成各步 操作的时间依次为100ns,100ns,80ns,50ns;请问； 1流水线的操作周期应设计为多少2若相邻两条指令发生数据相关,而且在硬件上不采取措施,那么第2条指令要推迟多少时间进行3如果在硬件设计上加以改进,至少需推迟多少时间 答：1 流水操作周期为max100,100,80,50=100ns2若相邻两条指令发生数据相关,而且在硬件上不采取措施,那么在第1条指令“送结果”步骤完成后,第2条指令的“取数”步骤才能开始,也就是说,第2条指令要推迟两个操作周期,即200ns 才能进行;3 如果在硬件设计上加以改进,采用定向传送的技术,则只要第1条指令完成“运算”的步骤,第2条指令就可以“取数”了,因此至少需推迟100ns;13．指令流水线有取指IF 、译码ID 、执行EX 、访存MEM 、写回寄存器堆WB 五个过程段,共有20条指令连续输入此流水线;1画出流水处理的时空图,假设时钟周期为100ns;2求流水线的实际吞吐率单位时间里执行完毕的指令数; 3求流水线的加速比; 解：1 流水处理的空图如下,其中每个流水操作周期为100ns ：空间S I 1 I 2 I 15 I 16 I 17 I 18 I 19 I 20WB MEM EXIDIF123456192021222324时间T2 流水线的实际吞吐量：执行20条指令共用5+119=24个流水周期,共2400ns,所以实际吞吐率为：3 流水线的加速比为：设流水线操作周期为τ,则n指令串行经过k个过程段的时间为nkτ；而n条指令经过可并行的k段流水线时所需的时间为k+n-1τ；故20条指令经过5个过程段的加速比为：14．用时空图法证明流水计算机比非流水计算机具有更高的吞吐率;解：设流水计算机的指令流水线分为4个过程段：IF、ID、EX、WB,则流水计算机的时空图如下：空间S I1I2I3I4I5WBEXIDIF12345678时间T 非流水计算机的时空图：空间S I1I2WB EX ID IF1 2 3 4 5 6 7 8 时间T由图中可以看出,同样的8个操作周期内,流水计算机执行完了5条指令,而非流水计算机只执行完了2条指令；由此,可看出流水计算机比非流水计算机具有更高的吞吐率; 15．用定量描述法证明流水计算机比非流水计算机具有更高的吞吐率; 证明：设流水计算机具有k 级流水线,每个操作周期的时间为,执行n 条指令的时间为：()τ⨯-+=1n k T ；吞吐率为：()τ⨯-+=11n k nH而非流水计算机,执行n 条指令的时间为：τ⨯⨯=k n T ；吞吐率为：τ⨯⨯=k n nH 2当n=1时,21H H =；当n>1时,21H H >,即：流水计算机具有更高的吞吐率;16．判断以下三组指令中各存在哪种类型的数据相关 1 I 1 LAD R1,A ； MA →R1,MA 是存储器单元 I 2 ADD R2,Rl ； R2+R1→R2 2 I 1 ADD R3,R4 ； R3+R4→R3 I 2 MUL R4,R5 ； R4R5→R43 I 1 LAD R6,B ； MB →R6,MB 是存储器单元I 2 MUL R6,R7 ； R6 R7→R6 解：1 I 1的运算结果应该先写入R 1,然后再在I 2中读取R 1的内容作为操作数,所以是发生RAW “写后读”相关2 WAR3 RAW 和WAW 两种相关17．参考图所示的超标量流水线结构模型,现有如下6条指令序列： I 1 LAD R1,B ； MB →R1,MB 是存储器单元 I 2 SUB R2,Rl ； R2-R1→R2 I 3 MUL R3,R4 ； R3R4→R3 I 4 ADD R4,R5 ； R4+R5→R4I 5 LAD R6,A ； MA →R6,MA 是存储器单元 I 6 ADD R6,R7 ； R6+R7→R6请画出：1按序发射按序完成各段推进情况图; 2按序发射按序完成的流水线时空图; 解：(1) 按序发射按序完成各段推进情况图如下仍设F 、D 段要求成对输入；F 、D 、W 段只需1个周期；加需要2个周期；乘需要3个周期；存/取数需要1个周期；执行部件内部有定向传送,结果生成即可使用：取指段译码段执行段取/存加法器乘法器写回段1234567891011时钟I1I2超标量流水线的时空图。
计算机组成原理课后习题答案(一到九章)
作业解答第一章作业解答1.1基本的软件系统包括哪些内容？答：基本的软件系统包括系统软件与应用软件两大类。
系统软件是一组保证计算机系统高效、正确运行的基础软件，通常作为系统资源提供给用户使用。
包括：操作系统、语言处理程序、数据库管理系统、分布式软件系统、网络软件系统、各种服务程序等。
1.2计算机硬件系统由哪些基本部件组成？它们的主要功能是什么？1.31)2)3)1.41.5以保证总①可以减少各个部件之间的连线数量，降低成本；②便于系统构建、扩充系统性能、便于产品更新换代。
1.6按其任务分，总线有哪几种类型？它们的主要作用是什么？答：按总线完成的任务，可把总线分为：CPU内部总线、部件内总线、系统总线、外总线。
1.7计算机的主要特点是什么？答：计算机的主要特点有：①能自动连续地工作；②运算速度快；③运算精度高；④具有很强的存储能力和逻辑判断能力；⑤通用性强。
1.8衡量计算机性能有哪些基本的技术指标？以你所熟悉的计算机系统为例，说明它的型号、主频、字长、主存容量、所接的I/O设备的名称及主要规格。
答：衡量计算机性能的基本的技术指标有：①基本字长；②主存容量；③运算速度；④所配置的外部设备及其性能指标；⑤系统软件的配置。
1.9单选题（1）1946年，美国推出了世界上第一台电子数字计算机，名为__A__。
A.ENIACB.UNIVAC-IC.ILLIAC-IVD.EDVAC（2）在计算机系统中，硬件在功能实现上比软件强的是__C__。
A.灵活性强B.实现容易C.速度快D.成本低（3）完整的计算机系统包括两大部分，它们是__C____。
A.运算器与控制器B.主机与外设C.硬件与软件D.硬件与操作系统（4）在下列的描述中，最能准确反映计算机主要功能的是___D___。
A.计算机可以代替人的脑力劳动B.计算机可以存储大量的信息（5（6（71.10（1（2（3（4（5（6答：①应用领域（7）银河I（YH-I）巨型计算机是我国研制的①。
计算机组成原理第五章单元测试(含答案)
计算机组成原理第五章单元测试(含答案) 第五章指令系统测试1.在以下四种类型指令中，哪种指令的执行时间最长？（单选）A。
RR型指令B。
RS型指令C。
SS型指令D。
程序控制类指令2.程序控制类指令的功能是什么？（单选）A。
进行算术运算和逻辑运算B。
进行主存与CPU之间的数据传送C。
进行CPU和I/O设备之间的数据传送D。
改变程序执行的顺序3.单地址指令中，为了完成两个数的算术运算，除地址码指明的一个操作数外，另一个常需采用的寻址方式是什么？（单选）A。
立即数寻址B。
寄存器寻址C。
隐含寻址D。
直接寻址4.以下哪个选项属于指令系统中采用不同寻址方式的目的？（单选）A。
为了实现软件的兼容和移植B。
缩短指令长度，扩大寻址空间，提高编程灵活性C。
为程序设计者提供更多、更灵活、更强大的指令D。
丰富指令功能并降低指令译码难度5.在寄存器间接寻址方式中，操作数存放在哪里？（单选）A。
通用寄存器B。
主存C。
数据缓冲寄存器MDRD。
指令寄存器6.指令采用跳跃寻址方式的主要作用是什么？（单选）A。
访问更大主存空间B。
实现程序的有条件、无条件转移C。
实现程序浮动D。
实现程序调用7.以下哪种寻址方式有利于缩短指令地址码长度？（单选）A。
寄存器寻址B。
隐含寻址C。
直接寻址D。
间接寻址8.假设某条指令的一个操作数采用寄存器间接寻址方式，假定指令中给出的寄存器编号为8，8号寄存器的内容为1200H，地址1200H中的内容为12FCH，地址12FCH中的内容为3888H，地址3888H中的内容为88F9H，则该操作数的有效地址是什么？（单选）A。
1200HB。
12FCHC。
3888HD。
88F9H9.假设某条指令的一个操作数采用寄存器间接寻址方式，假定指令中给出的寄存器编号为8，8号寄存器的内容为1200H，地址1200H中的内容为12FCH，地址12FCH中的内容为3888H，地址3888H中的内容为88F9H，则该操作数的值是什么？（单选）A。
计算机组成原理第五章部分课后题答案
计算机组成原理第五章部分课后题答案常用的I/O编址方式有两种：I/O与内存统一编址和I/O独立编址·I/O与内存统一编址方式的I/O地址采用与主存单元地址完全一样的格式，I/O设备与主存占用同一个地址空间，CPU可像访问主存一样访问I/O设备，不需要安排专门的I/O指令。
·I/O独立编址方式时机器为I/O设备专门安排一套完全不同于主存地址格式的地址编码，此时I/O地址与主存地址是两个独立的空间，CPU需要通过专门的I/O指令来访问I/O地址空间。
I/O设备与主机交换信息时，共有哪几种控制方式？简述它们的特点。
·程序直接控制方式：也称查询方式，采用该方式，数据在CPU和外设间的传送完全靠计算机程序控制，CPU的操作和外围设备操作同步，硬件结构简单，但由于外部设备动作慢，浪费CPU时间多，系统效率低。
·程序中断方式：外设备准备就绪后中断方式猪肚通知CPU，在CPU相应I/O设备的中断请求后，在暂停现行程序的执行，转为I/O 设备服务可明显提高CPU的利用率，在一定程度上实现了主机和I/O设备的并行工作，但硬件结构负载，服务开销时间大·DMA方式与中断方式一样，实现了主机和I/O设备的并行工作，由于DMA 方式直接依靠硬件实现贮存与I/O设备之间的数据传送，传送期间不需要CPU程序干预，CPU可继续执行原来的程序，因此CPU利用率和系统效率比中断方式更高，但DMA方式的硬件结构更为复杂。
比较程序查询方式、程序中断方式和DMA方式对CPU工作效率的影响。
·程序查询方式：主要用于CPU不太忙且传送速度不高的情况下。
无条件传送方式作为查询方式的一个特例，主要用于对简单I/O设备的控制或CPU明确知道外设所处状态的情况下。
·中断方式：主要用于CPU的任务比较忙的情况下，尤其适合实时控制和紧急事件的处理· DMA方式（直接存储器存取方式）：主要用于高速外设进行大批量数据传送的场合。
计算机组成原理部分作业答案
000001
够减商上1
00.11010
000010
左移
+ 11.00001
+ [-Y]补
11.11011
000010
不够减，商上0
11.10110
000100
左移
+ 00.11111
+ [Y]补
00.10101
000101
够减商上1
01.01010
001010
左移
• 被除数（余数） 01.01010
5.8 已知Pentium微处理器各段寄存器的内容如下：DS=0800H，CS=1800H ，SS=4000H，ES=3000H。又disp字段的内容为2000H。请计算： （1）执行MOV指令，且已知为直接寻址，请计算有效地址。 （2）IP(指令指针)的内容为1440，请计算出下一条指令的地址(假设顺 序执行)。 （3）今将某寄存器内容直接送入堆栈，请计算出接收数据的存储器地址 。 解： （1）有效地址=DS*10H+DISP=8000H+2000H=A000H （2）下一条指令的地址=CS*10H+1440+“1”=19441H （3）栈顶=SS*10H+SP-2=40000H+0000H-2=3FFFEH
这样，每个芯片占用的地址空间如下：
ROM芯片：0000H…1FFFH
译码器输出：CS0#
RAM（1 #）：2000H…3FFFFH
译码器输出：CS1#
RAM(2#):4000H…5FFFH
译码器输出：CS2#
空闲：6000H…FFFFH
译码器输出：CS3#…CS7#
4）连线图
OE#
译
计算机组成原理第五章答案
可编辑ppt
8
16、判断以下三组指令中各存在哪种类型的数据相关？
① I1 LDA R1 , A ;M(A)R1 I2 ADD R2 , R1 ;(R2)+(R1)R2 写后读相关
② I3 ADD R3 , R4 ;(R3)+(R4)R3 I4 MUL R4 , R5 ;(R4) ×(R5) R4 读后写相关
第5章 中央处理机
2、参见图5.15的数据通路，画出存数指令STO R1，（R2） 的指令周期流程图，其含义是将寄存器R1的内容传送至 （R2）为地址的数存单元中。
指令 地址
数据单元 指令
数据 地址
数据
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2
存数指令STO R1，（R2）
取指周期
执行周期
PC0 G (PC)AR ARi
R/W=1 (M)DR
③ I5 LDA R6 , B ;M(B)R6
写后写相关
I6 MUL R6 , R7 ;(R6) ×(R7) R6
可编辑ppt
9
微指令的数目为80×3+1=241条； 微指令字长为32/8=4字节； 故，控制存储器的容量为 241×4=964字节
该容量为控制存储器的最小容量。
可编辑பைடு நூலகம்pt
6
13、指令流水线有取指（IF）、译码（ID）、执行 （EX）、访存（MEM）、写回寄存器堆（WB） 五个过程段，共有20条指令连续输入此流水线。
DR0 G
(DR)IR
IRi
R20 (R2)AR G
ARi
R10 (R1)DR G
DRi
DRMM R/W=0
译码
可编辑ppt
3
3、参见图5.15的数据通路，画出取数指令LAD (R3)， R0的指令周期流程图，其含义是将(R3)为地址数存 单元的内容取至寄存器R0中。
计算机组成原理课后答案第二版_唐朔飞_第五章
而程序中断方式虽然也是通过“程
序”传送数据，但程序仅对I/O传送阶 段进行控制，I/O准备阶段不需要CPU 查询。故CPU此时照样可以运行现行 程序，与I/O并行工作，大大提高了 CPU的工作效率。
3）显存中存放的是那种信息？ 4）显存地址与屏幕显示位置如何 对应？
5）设置哪些计数器以控制显存访问与屏幕扫描 之间的同步？它们的模各是多少？
6）点时钟频率为多少？
解：1）显存最小容量=72×24×8 =1728B 2）ROM最小容量=64×8行×8列 = 512B（含字间隔1点，或512×7位） 3）显存中存放的是ASCII码信息。 4）显存每个地址对应一个字符显示位置，显示
解：程序查询接口工作过程如下（以输入
为例）：
1）CPU发I/O地址地址总线接口设 备选择器译码选中，发SEL信号开命令接 收门；
2）CPU发启动命令 D置0，B置1 接 口向设备发启动命令设备开始工作；
3）CPU等待，输入设备读出数据 DBR； 4）外设工作完成，完成信号接口 B 置0，D置1； 5）准备就绪信号控制总线 CPU； 6）输入：CPU通过输入指令（IN）将 DBR中的数据取走；
N个数据所需的处理时间=P×N+Q秒 平均每个数据所需处理时间= （P×N+Q）/ N 秒； 求倒数得： 该系统跟踪到的每秒中断请求数=N/ （P×N+Q）次。
19. 在程序中断方式中，磁盘申请 中断的优先权高于打印机。当打印机正 在进行打印时，磁盘申请中断请求。试 问是否要将打印机输出停下来，等磁盘 操作结束后，打印机输出才能继续进行？ 为什么？
计算机组成原理第五章答案
10. 什么是I/O接口?它与端口有何区别？为 什么要设置I/O接口？I/O接口如何分类？ 解： I/O接口一般指CPU和I/O设备间的连 接部件； I/O端口一般指I/O接口中的各种寄存器。 I/O接口和I/O端口是两个不同的概念。一 个接口中往往包含若干个端口，因此接口地址 往往包含有若干个端口地址。
若为输出，除数据传送方向相反以外，其他操作 与输入类似。工作过程如下： 1）CPU发I/O地址地址总线接口设备选择 器译码选中，发SEL信号开命令接收门； 2）输出： CPU通过输出指令（OUT）将数据放 入接口DBR中； 3）CPU发启动命令 D置0，B置1 接口向设 备发启动命令设备开始工作； 4）CPU等待，输出设备将数据从 DBR取走； 5）外设工作完成，完成信号接口 B置0，D 置 1； 6）准备就绪信号控制总线 CPU，CPU可通 过指令再次向接口DBR输出数据，进行第二次传送。
2. 简要说明CPU与I/O之间传递信息可采用 哪几种联络方式？它们分别用于什么场合？ 答： CPU与I/O之间传递信息常采用三种联 络方式：直接控制（立即响应）、 同步、异步。 适用场合分别为： 直接控制适用于结构极简单、速度极慢的 I/O设备，CPU直接控制外设处于某种状态而无须 联络信号。 同步方式采用统一的时标进行联络，适用于 CPU与I/O速度差不大，近距离传送的场合。 异步方式采用应答机制进行联络，适用于 CPU与I/O速度差较大、远距离传送的场合。
启动
I/O准备 就绪
DMA请求
数据传送： 响应， 让出一个 MM周期
现行程序
准备下 个数据
现行程序 A
DMA请求 总线请求
就绪
D
B
CPU
DMAC
C
I/O
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第五章部分习题参考答案
【5-10】一个1K * 8的存储芯片需要多少根地址线，数据输入输出线？
解：
1024 = 10 根。
由于一次可读写8位数据，所以需要8根数据输入输出线。
n = log
2
【5-11】某计算机字长32位，存储容量64KB，按字编址的寻址范围是多少？若主存以字节编址，试画出主存字地址和字节地址的分配情况？
解：
因为字长32位，所以64KB = 16KW，要表示16K个存储单元，需要14根地址线。
所以按字编址的寻址范围是0000H ～ 3FFFH 。
若按字节编址，假设采用PC机常用的小端方案，则主存示意图如下：
【5-13】现有1024×1的存储芯片，若用它组成容量为16K×8的存储器。
试求：
(1)实现该存储器所需芯片数量
(2)若将这些芯片分装在若干块板上，每块板的容量是4K×8，该存储器所需的地址线的总位数是
多少？其中几位用于选板？几位用于选片？几位用作片内地址？
解：
(1)需要16组来构成16K，共需芯片16×8 = 128片
(2)需要的地址线总位数是14位。
因为共需4块板，所以2位用来选板，板内地址12位，片内地址10位。
每块板的结构如下图
4块板共同组成16K×8存储器的结构图
【5-15】某半导体存储器容量16K×8，可选SRAM芯片的容量为
4K ×4；地址总线A15～A0(A0为最低位)，双向数据总线D7～D0，由R/W线控制读写。
设计并画出该存储器的逻辑图，并注明地址分配、片选逻辑和片选信号的极性。
解：
注：采用全译码方式方案
4组不同的4K的RAM芯片。
可以写出片选逻辑表达式
【5-17】用容量为16K×1的DRAM芯片构成64KB的存储器
(1)画出该存储器的结构框图
(2)设存储器的读写周期均为0.5微秒，CPU在1微秒内至少要访存一次，试问采用哪种刷新方式
比较合理？相邻两行之间的刷新间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？
解：
(1)结构框图如下(若看不清可以从”视图”菜单中调整显示比例)
(2)由于存储器芯片规格为16K×1，所以，其芯片内部的存储矩阵是128×128的存储矩阵。
若采用集中刷新方式，则死区为0.5×128 = 64微秒。
而CPU 1微秒至少访存一次，长达64微秒的死区显然极为不合理。
若采用分散刷新方式，则需要将系统存取周期增加至1微秒，降低了整机速度，且刷新过于频繁。
所以，应该采用异步刷新方式，假设允许的最大刷新间隔是2ms,则相邻两行刷新间隔为2ms / 128 = 15.625微秒。
全部存储单元刷新一遍实际时间是
0.5 * 128 = 64微秒
【5-18】有一个8位机，采用单总线结构，地址总线16位(A15～A0)，数据总线8位(D7～D0),控制总线与主存有关的信号有MREQ(低电平有效允许访存)和R/W(高电平为读命令，低电平为写命令)。
主存地址分配如下：从0～8191为系统程序区，有ROM芯片组成；从8192~32767为用户程序区；最后(最大地址)2K地址空间为系统程序工作区(上述地址均为十进制，按字节编址)。
现有下列存储芯片：8K×8的ROM，16K×1，2K×8，4K×8，8K×8的SRAM。
从上述规格中选用芯片设计该机的存储器，画出主存的连接框图，并注意画出片选逻辑及与CPU的连接。
解：注：该题首先应将十进制的单元数转换成对应的地址空间。
可得系统程序区为0000H～1FFFH（8191）(8K)，用户程序区2000H～7FFFH(24K)，程序工作区8000H～87FFH(2K)。
所以，选用8K×8 ROM一片，8K×8 RAM 3片，2K×8 RAM 1片。
由真值表分析可知，可以用A15，A14，A13通过3-8译码器进行片选，由于最后2K空间片内地址只有11位，所以，通过一个或门共同参与片选工作。
连接图如下
【5-19】某半导体存储器容量15KB ，其中固化区8KB ，可选EPROM 芯片为4K ×8；可选随机读写区7KB ，可选SRAM 芯片有：4K ×4,2K ×4,1K ×4.地址总线A15～A0，双向数据总线D7～D0，R/W 控制读写，MREQ 为低电平时允许存储器工作。
设计并画出该存储器逻辑图，注明地址分配，片选逻辑，片选信号极性等。
解：注：该题采用全译码方案，选用2片4K ×8的ROM ，2片4K ×4的RAM ，2片2K ×4的RAM ，2片1K ×4的RAM 。
由上表分析可知，A15，A14恒为零，可以通过A13，A12的四个不同状态，00，01，10，11进行片选，采用全译码方式，片选逻辑如下：
4K 的ROM 地址是0000H ～0FFFH ，片选0CS = 0Y 4K 的ROM 地址是1000H ～1FFFH ，片选1CS = 1Y 4K 的RAM 地址是2000H ～2FFFH ，片选2CS = 2Y 2K 的RAM 地址是3000H ～37FFH ，片选3CS = A11 + 3Y 1K 的RAM 地址是3800H ～3BFFH ，片选4CS = A10 + 11A + 3Y
EN = MREQ + A14 + A15
连接图如下：2K 的RAM 片内地址线为A10～A0，1K 的RAM 的片内地址线为A9～A0，图中未画出。
【5-20】某计算机地址总线16位，访存空间64KB 。
外围设备与主存统一编址，I/O 空间占用FC00～FFFFH 。
现用2164芯片(64K * 1)构成主存储器，设计并画出该存储器逻辑图，并画出芯片地址线，数据线与总线的连接逻辑以及行选信号和列选信号的逻辑式，使访问I/O 时不访问主存。
动态刷新
逻辑暂不考虑。
解：
I/O空间为1111 1100 0000 0000 ～ 1111 1111 1111 1111.可以看出，A15～A10恒为1.所以，当A15～A10不全为1时为主存的地址空间，此时应产生低电平片选：
CS = A15 * A14 * A13 * A12 * A11 * A10 + MREQ
【5-25】设某计算机主存容量为4MB，Cache容量为16KB，每块包含8个字，每字32位，设计一个4路组相联映像(即Cache每组内有4个块)的Cache组织，要求：
(1)画出主存地址字段中各段的位数
(2)设Cache的初态为空，CPU依次从主存第0，1，2，3，…99号单元读出100个字(主存一次读
出一个字)，并重复按此次序读8次，问命中率是多少？
(3)若Cache的速度是主存的6倍，试问有Cache和无Cache相比，速度提高了多少倍？
解：
(1)主存容量4MB，所以地址共22位。
每块为8×4 = 32字节，所以块内地址是5位。
4块为一组，所以组内块地址是2位。
每组共32×4 = 128字节，Cache为16KB，共16KB / 128B = 128个组。
所以组地址7位。
主存可以分为4MB / 16KB = 256个区。
所以区地址是8位。
(2)分析：由于Cache的初态是空的，所以CPU访问0号字单元时未命中，此时需调入CACHE的0
号块，由于Cache每块有8个字，0～7号单元的内容被调入Cache，故后续访问1～7号字单元时命中。
以此类推，主存第0、1、2…、99号字单元分别在0、1、2….12块中，所以CPU第一遍访问0～99号单元的过程中，每个块第1个单元均不命中，故共有13次未命中。
而第二遍到
第八遍访问时由于所有信息均已调入Cache，所以全部命中。
命中率 = (800 - 13) / 800 = 98.375%
(3)设访问一次Cache需要时间为t，则访问一次主存需要时间为6t.
没有Cache时，访问主存需时间6t；有Cache时，访问主存的时间是6t * (1-98.375%)，访问Cache 的时间98.375%t,平均的访问时间为：
6t * (1-98.375%) + 98.375%t = 1.08125t
所以，速度提高为： 6t / 1.08125t ≈ 5.5倍。