时序电路2
02-PPT——时序逻辑电路的时序
tpcq = 50 PS 'hold = 70 PS
tpd = 35 ps, J = 25 ps
求组合逻辑电路:
；'cd = 确定系统最小时钟周期（建立时间约束）:
；fc =
保持时间约束: 'ccq + 'cd > 'hold
时序分析
在最短路径上加缓冲器
时间特征:
tccq = 30 Ps, tpcq = 50 Ps
'setup— 60 ps
， 每个逻辑门：
'hold = 70 PS
tpd = 35 Ps, 'cd = 25 ps
求组合逻辑电路: tpd|=35*3=l05psl ； tcd|=25*2 = 50ps
确定系统最小时钟周期（建立时间约束）： Tc — 'pcq id + 'setup = 50+105+60 — 215ps ；
-时钟周期取决于从寄存器R1通过组 合逻辑到寄存器R2的最大延迟
Tc > tpcq + tpd + 'setup
三 tpd
Tc - (tpcq +
') setup
保持时间约束
CLK R1
CLK 组合逻辑 户-&卄
R2
D
唧.•是寄存器R1 的最小延迟;
• ted：是组合逻辑
的最小延迟；
t ccq *hold M
fc = 1/ Tc = 4.65G
保持时间约束: 'ccq +U|d^3 'hold
30ps+50ps > thold
• D2作为寄存器R2的输入，必须在 时 钟沿上升之前的建立时间tsetup保 持 稳定；
电子电路辅导课件2-6(时序电路)
同步时序电路的时 钟方程可省去不写。
写 方 程 式
输出方程：
Y Q Q
n 1
n 2
输出仅与电路现态有关， 为穆尔型时序电路。
J 2 Q1n n 驱动方程： J1 Q0 n J 0 Q2
K 2 Q1n K1 Q0n K0 Q
n 2
3
2
求状态方程
JK触发器的特性方程：
26
2.常用的集成计数器
Q0 Q1 Q2 Q 3
1）4位集成二进制同 步加法计数器 74LS161/163
CTT CTP CP 74LS161
CO LD
CR D0
D1 D 2 D3
②CR=1、LD=0时同步置数。 ①CR=0时异步清零。 ③CR=LD=1且CPT=CPP=1时，按照4位自然二进制码进行 同步二进制计数。 ④CR=LD=1且CPT· P=0时，计数器状态保持不变。 CP
Q
n 1
JQ KQ
n
n
将各触发器的驱动方程代入，即得电路的状态方程：
n n n Q2 1 J 2Q2n K 2Q2 Q1nQ2n Q1nQ2 Q1n n 1 n n n Q1 J1Q1n K1Q1n Q0 Q1n Q0 Q1n Q0 n 1 n n Q0 J 0Q0n K 0Q0 Q2nQ0n Q2nQ0 Q2n
15
n n Q0 1 Q0 n n n Q1n1 ( X Q0 ) Q1n X Q0 Q1n X Q0 Q1n
状态转换表 状态转换图
Q1Q0 X/Z 00 0/1 11 0/0 0/0 1/0 1/0 01 0/0 10
CP
X
时序电路
X
组合 记忆电路
F
Q
W(t)
组合 记忆 W
组 合 F
二、 同步时序电路分析举例
例1、时序电路如图所示，分析其功能。 时序电路如图所示，分析其功能。
Q1 Q2 Q3
1J
．
1J C1 1K
1J
C
CP
C1
CI C1
1K Q3
“1” ”
1K
解：1. 解：1.写方程 1.写方程
CP 1 1J Q1 C1 1K
2.画出状态迁移关系， 2.画出状态迁移关系，画出状态迁移图 画出状态迁移关系
Q3n Q2nQ1n Q3n+1 Q2n+1Q1n+1 C 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 0 0 1 0 0 0 0 0 1 1 0 0 1 1 0 1 0 1 0 0 0 0 0 0 0 0 0 1 1 1 1 Q1n+1=J1Q1n+K1Q1n=Q3nQ1n Q2n+1=Q1nQ2n+Q1nQ2n Q3n+1=J3Q3n+K3nQ3n =Q1nQ2nQ3n
．
1J Q2 C1 1K 1
1J Q3 C1 1K Q3
J1=Q3n K1=1 J2 =Q1n K2=Q1n J3=Q1nQ2n K3=1 输出 C=Q3n
Q1n+1=J1Q1n+K1Q1n=Q3nQ1n
n+1 Q2n+1=J2Q2n+K2nQ2n =Q1nQ2n+Q1nQ2n=Q1n⊕Q2n
Q3n+1=J3Q3n+K3nQ3n =Q1nQ2nQ3n
时序逻辑电路
时序电路逻辑功能描述方式
时序电路逻辑功能描述方式时序电路是一种电子电路，其逻辑功能在不同时间点上发生变化。
在时序电路中，电路的输出不仅依赖于当前的输入信号，还依赖于过去的输入信号和电路的内部状态。
时序电路通常由触发器（Flip-Flop）和组合逻辑门组成。
触发器是一种存储元件，可以存储一个二进制位的状态。
组合逻辑门通过将触发器的输出连接起来，并根据输入信号的条件决定是否改变触发器的状态。
通过这种方式，时序电路可以实现复杂的逻辑功能。
为了描述时序电路的逻辑功能，我们可以使用状态图、状态表和状态方程等方式。
状态图（State Diagram）是时序电路的一种图形表示方法。
它通过节点和有向边来表示电路的不同状态和状态之间的转换关系。
每个节点表示一个电路的状态，每条边表示一种条件下的状态转换。
状态图可以直观地描述时序电路的逻辑功能。
状态表（State Table）是时序电路的一种表格表示方法。
它列出了电路的每个状态和每个状态下的输出。
状态表通常包括当前状态、下一个状态和输出信号等列。
状态表可以清晰地描述电路的逻辑功能，并方便进行状态迁移和输出信号的计算。
状态方程（State Equation）是时序电路的一种数学描述方法。
它通过逻辑代数或布尔代数的形式表示电路的当前状态、输入信号和输出信号之间的关系。
状态方程可以使用逻辑门的真值表或卡诺图来推导得到。
在描述时序电路的逻辑功能时，我们通常需要确定以下几个方面的内容：1.电路的输入信号：输入信号是时序电路的触发条件，决定触发器状态的改变。
输入信号可以是外部输入，如开关和按钮，也可以是其他逻辑电路的输出。
2.电路的内部状态：内部状态是触发器的状态，它存储了电路的前一时刻的信息。
内部状态可以是一个或多个触发器的组合。
3.电路的输出信号：输出信号是根据当前输入信号和内部状态计算得到的结果。
输出信号可以是一个或多个逻辑电平。
4.电路的逻辑功能：逻辑功能是指输入信号和输出信号之间的关系，在不同的状态和条件下，输出信号如何发生改变。
任务3认知汽车时序逻辑电路 (2)
任务7.3 认知汽车时序逻辑电路这种触发器有两个稳定状态，通常以Q的状态定义为触发器的状态，即Q=0、Q=1时称触发器为0态（复位状态），Q=1、Q=0时称触发器为1态（置位状态）。
R和S为触发器的输入端，输入信号采用脉冲信号，即无信号时，R=1或S=1，有信号时，R=0或S=0，即由与非门组成的基本RS触发器低电平有效，所以在输入端R 和S上加“-”。
图7-29（b）中，R、S端的小圆圈表示输入信号为低电平有效。
（a）逻辑电路图（b）图形符号图7-29 基本RS触发器2）基本RS触发器的逻辑功能（1）当S=0、R=1时，G1门有0出1，Q=1并反馈到G2门输入端。
因R=1，故G2门全1出0，Q=0，触发器处于置位状态（1态）。
（2）当S=1、R=0时，G2有0出1，Q=1并反馈到G1门输入端，因这是S=1，故G1全1出0，Q=0。
触发器处于复位状态（0态）。
（3）当R=1、S=1时，因R、S均无负脉冲输入，触发器保持原有状态不变。
例如若原来Q=1，Q接到G2门输入端，G2门全1出0，故Q=0又接到G1门输入端，使G1门有0出1，使Q继续保持1态不变。
（4）当S=0、R=0时，G1门和G2门有0出1，Q与Q同时变为1态，这不符合Q与Q状态相反的逻辑关系。
如果这是S和R又同时跳跃为1，触发器变到什么状态，决定于触发器内部的不平衡或某些外部的偶然因素。
这种状态称为不定状态，应禁止，即不允许R+S=0。
将以上4种状态列成表7-10，即为基本RS触发器的逻辑状态表。
其特点是有1和0两个稳定状态，可以直接置位和复位，具有储存和记忆的功能，可以用来存储一位二进制数码。
但有不稳定状态，不允许在两个输入端同时加触发脉冲。
此外，信号直接控制着输出端的状态，使用有局限性。
RS Q 说明 1 0 1 置位 0 1 0 复位 1 0 不变 记忆、复位 01不定不允许2.同步RS 触发器在实际工作中，触发器的工作状态不仅由R 、S 端的信号来决定，而且还希望触发器按一定的节拍翻转。
时序逻辑电路
输出 F
0 0 0 0 0 1 0 1
/0
100
/0 /0
011
正常情况下，触发器状态在000～101循环， 但若由于干扰使电路的状态为110或111， 也可以在1、2个时钟后回到以上的主循环。
这称为电路具有自启动能力
例2.2
分析图示时序逻辑电路
解：状态表的另一种形式：
CP
0 1
Q3 Q2 Q1
0 0 0 0 0 1 0 1 1 0 1 0 0 1 0 1 0 1
0 0 0
0
可见，每来一个CP脉冲触发器作加1计算，每6个脉冲一个循环，所以这是一个6进 制加法计数器。
例2.2
分析图示时序逻辑电路
解：状态表的另一种 形式：
CP
0 1
Q3 Q2 Q1
0 0 0 0 0 1 0 1 1 0 1 0 0 1 0 1 0 1
F
0 0 0 0 0 1
画时序图：
CP Q1 Q2 Q3
J1 X J 2 XQ 1 K 1 XQ 2 K2 X
Q
n 1
JQ
n
KQn
得到各触发器的次态方程：
Q Q
n 1 1 n 1 2
X Q 1 XQ 2 Q 1 X Q 2 Q 1 XQ 2
例2.4
ቤተ መጻሕፍቲ ባይዱ
分析图示时序逻辑电路
Q Q
输入
X 0 0 0 0 1 1 1
时序逻辑电路
1 2 3 4 5 6 时序逻辑电路的基本概念 时序逻辑电路的分析 同步时序电路的设计 计数器 寄存器 算法状态机
时序逻辑电路
数字电路分为 1. 组合电路： 2. 时序电路：
电路在某一给定时刻的输出 还取决于前一时刻电路的状态
第六章 时序电路介绍
Mealy 与 Moore模型
状态机表示法
同步时序电路分析 构造状态图 计数器设计
• 构成状态机的四个要素
现态 条件 转换 次态
8
• 状态机M1
状态图
状态表 转换表 激励表 激励函数
9
• 状态图
更加形象地表示时序电路的逻辑功 能； 状态图中的圆圈中S表示某个状态； →代表转换方向，输入变量与输出 变量取值写在线之上，用“输入变 量/输出变量”形式表示
26
• J-K 触发器实现时序逻辑电路
Transition Table for state machine M1
state machine M1 excitation table using J-K flip-flops
27
JA K-Map
KA K-Map
JB K-Map
KB K-Map
JA=f(FA,FB,x,y)=Σ(5,7) +Σd(8,9,10,11,12,13,14,15) =FBy KA=f(FA,FB,x,y)=Σ(8,11,12,14) +Σd(0,1,2,3,4,6,7) =FB’xy+x’y’+FBy’ JB=f(FA,FB,x,y)=Σ(2,3) +Σd(4,5,6,7,12,13,14,15) =FA’x KB=f(FA,FB,x,y)=Σ(12,13) +Σd(0,1,2,3,8,9,10,11) =FAx’
5
输入变量(Input variable) 输出变量(Output variable) 状态变量(State variable) 激励变量(Excitation variable） 状态(State) 状态变量个数与状态个数 的关系
时序电路分析和设计
时序电路的基本组成
触发器
触发器是时序电路的基本单元，用于 存储二进制状态。常见的触发器类型 包括RS触发器、D触发器和JK触发器 等。
输入和输出
存储元件
存储元件用于存储触发器的状态，常 见的存储元件包括寄存器和移位器等。
时序电路具有输入和输出端，用于接 收和输出信号。
时序电路的特点与功能
特点
时序电路具有记忆功能、输出状态不 仅取决于当前输入还与之前状态有关 、具有时钟信号控制等。
器等。
优化策略
资源共享
通过共享逻辑门和触发器等硬件资源，减少电路规模 和功耗。
流水线设计
将时序电路划分为多个阶段，每个阶段执行一个或多 个功能，以提高工作频率和吞吐量。
动态功耗管理
根据电路的工作模式和负载情况，动态调整时钟频率、 电压等参数，以降低功耗。
硬件资源利用与性能评估
资源利用率
评估时序电路对硬件资源的占用情况，包括逻辑 门、触发器、存储器等。
时序电路分析和设计
• 时序电路概述 • 时序电路分析 • 时序电路设计 • 时序电路的实现与优化 • 时序电路的应用与发展
01
时序电路概述
时序电路的定义与分类
பைடு நூலகம்定义
时序电路是一种具有记忆功能的 电路，其输出不仅取决于当前的 输入，还与之前的输入序列有关 。
分类
根据结构和功能的不同，时序电 路可分为同步时序电路和异步时 序电路。
功能性分析
01
02
03
输入输出关系
分析电路的输入和输出信 号之间的关系，确定电路 的功能。
逻辑功能
根据输入输出关系，确定 电路实现的逻辑功能，如 与门、或门、非门等。
功能验证
电路中的时序电路及其应用
电路中的时序电路及其应用时序电路，是指能够根据输入信号的特点和时刻的先后顺序进行控制和操作的电路。
在现代电子技术中，时序电路的应用广泛，涉及到计算机、通信、数据处理等领域。
本文将从时序电路的基本概念、组成要素以及应用案例三个方面逐一进行论述。
一、时序电路的基本概念时序电路是根据电路输入信号的特性和产生的时序发展过程，在电路中加入相应的逻辑门、触发器、计数器、时钟等组成的。
它能根据输入信号的特点和时刻的先后顺序，对输出信号进行控制和操作，具有存储和记忆功能。
时序电路的设计和实现需要考虑以下几个方面：1. 时钟信号：时序电路中的时钟信号起到了同步作用，指示电路中的操作时刻。
通过时钟信号的控制，时序电路能够按照特定的顺序执行相应的逻辑操作。
2. 输入端：时序电路的输入可以是外部信号，也可以是来自其他电路的输出信号。
输入信号的特性和时刻的先后顺序，是时序电路的设计和操作的基础。
3. 时序逻辑电路：时序逻辑电路是时序电路的核心组成部分。
通过逻辑门、触发器、计数器等器件的组合和连接，实现时序电路的功能。
逻辑电路中的逻辑门决定了输出信号的逻辑关系，而触发器和计数器则能够实现信号的存储和时序的处理。
4. 输出端：时序电路的输出可以是某种状态信号，也可以是控制信号。
输出信号的形式和时刻，取决于时序电路的设计目标和需要实现的功能。
二、时序电路的组成要素时序电路的组成要素包括时钟信号、触发器、计数器和时序逻辑电路。
1. 时钟信号：时钟信号是时序电路中的核心信号，支持时序电路按照特定的时间顺序进行操作。
时钟信号的稳定性和频率精度对于时序电路的正常运行至关重要。
通常，时钟信号由晶体振荡器或稳定的外部时钟源提供。
2. 触发器：触发器是时序电路中重要的存储元件，用于存储、记忆和控制输入和输出信号之间的关系。
常见的触发器包括D触发器、JK 触发器和T触发器等。
触发器的输入端包括时钟信号、预设信号、清零信号和输入信号等，根据输入信号的变化和触发器内部的逻辑电路原理，输出信号状态会发生相应的变化。
第四章 时序逻辑电路(2)
在实际使用过程中，我们用计数器辅以数据选择器可以 方便地构成各种序列发生器。构成的方法如下：
第一步 构成一个模P计数器，P为序列长度； 第二步 选择适当的数据选择器，把欲产生的序列按规定 的顺序加在数据选择器的数据输入端，并将其地址输入端与
计数器的输出端适当地连接在一起。
【例4.7】试用计数器74LS161和数据选择器设计一个011000 11序列发生器。 解：由于序列长度P=8，故将74LS161构成模8计数器， 并选用数据选择器74LS151产生所需序列，从而得电路如图
四．组成序列信号发生器
序列信号是在时钟脉冲作用下产生的一串周期性Fra bibliotek二 进制信号。
图4.39是用74LS161及门电路构成的序列信号发生器。 其中74LS161与G1构成了一个模5计数器，且Z= 。
Q0 Q 2
在CP作用下，计数器的状态变化如表4.13所示。由于 Z= Q0 Q2 ，故不同状态下的输出如该表的右列所示。因此，这 是一个01010序列信号发生器，序列长度P=5。
D0 DI
Di Qi 1
（i=1,2,…n）
设移位寄存器的初始状态为0000，串行输入数码 DI=1101，从高位到低位依次输入。在4个移位脉冲作用 后，输入的4位串行数码1101全部存入了寄存器中。电 路的状态表如表4.15所示，时序图如图4.44所示。
移位寄存器中的数码可由Q3、Q2、Q1和Q0并行输出，也 可从Q3 串行输出。串行输出时，要继续输入4个移位脉冲， 才能将寄存器中存放的4位数码1101依次输出。
【例4.4】用74LS160组成48进制计数器。 解：因为N＝48，而74LS160为模10计数器，所以要 用两片74LS160构成此计数器。 先将两芯片采用同步级联方式连接成100进制计数器。
数电课件时序电路
通过测试和验证手段，发现时序电路中存在的故障和问题。
故障定位
确定故障发生的位置和原因，以便进行针对性的修复。
故障排除
根据故障定位结果，采取适当的措施排除故障，恢复时序电路的正常工作。
预防性维护
通过定期检查和维护，预防时序电路出现故障，提高系统的可靠性和稳定性。
THANKS
感谢观看
06
时序电路的测试与验证
测试方法
静态测试
通过输入一组已知的测试向量，观察输出结果是否符合预期，以检测 时序电路的功能性。
动态测试
模拟实际工作时序电路的行为，通过输入激励信号，观察输出响应是 否符合预期。
边界测试
针对电路的输入和输出边界进行测试，以确保电路在极限条件下的正 常工作。
仿真测试
利用仿真软件对时序电路进行模拟测试，以验证电路的功能和性能。
使用HDL对时序电路进行详细设计描述， 包括逻辑功能、输入输出接口和时序约
束等。
逻辑综合与优化
将HDL代码转换为具体的门级电路， 并进行优化，以满足性能、面积和功
耗等要求。
逻辑仿真与验证
利用HDL仿真工具对时序电路进行仿 真测试，验证设计的正确性和可靠性。
可编程逻辑器件开发
使用HDL在可编程逻辑器件（如 FPGA）上进行时序电路的开发和实 现。
详细描述
状态图是一种图形化表示时序电路状态转换的工具，通过状态图可以清晰地看出时序电 路的状态转换过程和状态转换条件。在状态图中，每个节点表示一个状态，箭头表示状 态转换的方向和条件。通过分析状态图，可以得出时序电路的次态方程和输出方程，进
而理解时序电路的工作原理。
状态转换表分析法
总结词
通过状态转换表可以系统地列出时序电路的所有可能的状态转换情况，是分析时序电路的另一种重要方法。
第六章时序逻辑电路_2
1. 寄存单元(一位数码寄存器 一位数码寄存器) 一位数码寄存器
寄存单元由一级触发器构成。 寄存单元由一级触发器构成。它有着两种接 受方式， 双拍接收和单拍接收。 受方式，即：双拍接收和单拍接收。 （1）双拍接收 ） 由一位基本RSFF构成的寄存器单元，D为 构成的寄存器单元， 为 由一位基本 构成的寄存器单元 要存入的数据。 要存入的数据。
0 Q3 Q2
0 Q1
0 Q0
0 并行输出
①清0
R
S
R
S
R
S
R
S
&
D3
&
D2
&
D1
&
D0 并行输入
0 ②存数指令
1
0
0
1
0
1
1
（2）单拍接收 ）
则在存数之前就不必先 清“0”，只要存数指令 ， 一到， 一到，所加数据便可存 入FF。 。
由DFF构成的单拍接收的寄存 构成的单拍接收的寄存 单元。其数据D加在激励端 加在激励端， 单元。其数据 加在激励端，存数 指令加在CP端 只要CP的上升沿 指令加在 端，只要 的上升沿 一到，数据不管为0或 都立即被放 一到，数据不管为 或1都立即被放 入FF。 。
左移 寄存器 (a)
右移 寄存器 (b)
双向 移位 寄存器 (c)
2）按输入/输出 ）按输入 输出 方式进行分类
根据移位数据的输 输出方式， 入－输出方式，又 可将它分为四种： 可将它分为四种：
•串行输入－串行输出 串行输入－ 串行输入 •串行输入－并行输出 串行输入－ 串行输入 •并行输入－串行输出 并行输入－ 并行输入 •并行输入－并行输出： 并行输入－并行输出： 并行输入
2-时序逻辑电路设计
主从边沿触 发寄存器
– 0
时序逻辑电路设计. ‹#›
12:54
例7.1 利用SPICE进行时序分析
图7.11 建立时间模拟
时序逻辑电路设计. ‹#›
12:54
主从边沿触 发寄存器
2.5 CLK Volts 1.5 D
tc-q(lh)
0.5 Q
tc-q(hl)
－0.5
0
0.5
1 1.5 time, nsec
CLK
Q CLK D
CLK 12:54
时序逻辑电路设计. ‹#›
多路开关型 锁存器
•
仅有NMOS传输管构成多路开关的多路开关型NMOS锁存器(图7.8) – 时钟负载减少；但对噪声容限和开关性能都会有影响
CLK
QM QM CLK CLK
CLK
(a) 电路图
(b) 不重叠时钟
时序逻辑电路设计. ‹#›
理想时钟信号
非理想时钟信号
时序逻辑电路设计. ‹#›
12:54
•
时钟重叠可以引起两种类型的错误
非理想 时钟信号
– 竞争情况：由于CLK和CLK在一个很短的时间内都为高电平， 两个采样传输管都导通，因此在D和Q之间有直接通路 – 不确定状态：由于CLK和CLK都为高电平，那么节点A同时被D 和B驱动
主级 从级 保持 采样 12:54
时序逻辑电路设计. ‹#›
重叠时钟的影响
clk
T1 C1 clk clk I1 QM
动态传输门边 沿触发寄存器
clk
T2 C2 I2
D
Q
clk clk
0-0 重叠竞争的限制条件 toverlap0-0 < tT1 +tI1 + tT2
数字电路答案第四章 时序逻辑电路2
解：分析习题4.3图（a ）所示的锁存器逻辑图，当锁存命令CP =1，输入信号D 被封锁，锁存器的输出状态保持不变；当锁存命令CP =0，锁存器输出D Q =，Q=D ；当锁存命令CP 出现上升沿，输入信号D 被封锁。
根据上述分析，画出锁存器输出Q 及Q 的波形如习题4.3图（c ）所示。
习题4.4 习题图4.4是作用于某主从JK 触发器CP 、J 、K 、R D 及S D 端的信号波形图，试绘出Q 端的波形图。
解：主从JK 触发器的R D 、S D 端为异步清零和复位端，且为低有效。
只有当1==D D S R 时，在CP 下降沿的作用下，J 、K 决定输出Q 状态的变化。
Q 端的波形如习题4.4图所示。
习题4.5 习题4.5图（a ）是由一个主从JK 触发器及三个非门构成的“冲息电路”， 习题4.5图（b ）是时钟CP 的波形，假定触发器及各个门的平均延迟时间都是10ns ，试绘出输出F 的波形。
解：由习题4.5图（a ）所示的电路连接可知：1D ===K J S ，F R =D 。
当1D =R 时，在CP 下降沿的作用下，且经过10 ns ，状态Q 发生翻转，再经过30ns ，F 发生状态的改变，Q F =。
0D =R 时，经过10ns ，状态Q =0。
根据上述对电路功能的分析，得到Q 和F 的波形如习题4.5图（c ）所示。
习题4.6 习题4.6图（a ）是一个1检出电路，图（b ）是CP 及J 端的输入波形图，试绘出R D 端及Q 端的波形图（注：触发器是主从触发器，分析时序逻辑图时，要注意CP =1时主触发器的存储作用）。
解：分析习题4.6图（a ）的电路连接：Q CP R K S ⋅===D D ,0,1；分段分析习题习题4.6图（a ）（b ）CP J（c ）CP JQR D（a ）（b ） 100nsCP习题4.5图10ns100nsCPQF（c ）F 10ns30ns30ns4.6图（b ）所示CP 及J 端信号波形。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
输 出 低 电 平 有 效
输出表达式：Yi = mi , (i = 0,1,L ,9) 其中mi是由输入代码DCBA构成的最小项 (逻辑符号略)
16
2.集成译码器
功 能 表
（1）3-8译码器74HC138(74LS138)
输出表达式： i = G 1G 2 A G 2 B ⋅ m i Y
Y 使能信号有效时： i = m i
17
其中mi是由输入代码A2 A1 A0构成的最小项
74138的逻辑符号与引脚排列
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
74138
G1 G2A G2B
8
74138 9
引脚排列
A2 A1 A0
A0 A1 A2 G2A G2B G1 Y7 GND
1
16
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
输入低电平有效 输出为反码形式
I7逻辑符号: 8-3 I6 编 码 器 I0
GS C B A
…
…
或
逻辑符号: I7 8-3 I6 编 码 器 I0
GS C B A
4
普通编码器
(2) 8421BCD码编码器 例： I9 I8 I7 I6 I5 I4 I3 I2
1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 I1 1 1 0 1 1 1 1 1 1 1 1 I0 1 0 1 1 1 1 1 1 1 1 1 A 0 0 0 0 0 0 0 0 0 1 1 B 0 0 0 0 0 1 1 1 1 0 0 C 0 0 0 1 1 0 0 1 1 0 0 D 0 0 1 0 1 0 1 0 1 0 1 GS 0 1 1 1 1 1 1 1 1 1 1
1
4.4.1 编码器
逻辑功能: 将特定含义的输入信号转换为相应的二进制代码输出
N 个 输入信号 (N ≤2n) 分类:
编 码 器
n位 代码
- 按编码方式(码制)：二进制编码器、8241BCD码编码器等 - 按输入有无优先权：(普通)编码器、优先编码器
2
1. 普通编码器
(1) 二进制编码器 (2n - n编码器 )
8
集成编码器
优先编码器CD4532
逻辑符号 引脚图
输出使能 状态标志
I4 I5 I6 I7 EI Y2 Y1 GND
1 2 3 4 5 6 7 8 16 VCC 15 EO 14 GS
输入 信号
输入 使能
I0 EO I1 GS I2 I3 I4 CD4532 I5 Y0 I6 Y1 I7 Y2 EI
12
A7 A6 A5 A4 A3 A2 A1 A0 I 7 I6 I 5 I 4 I3 I2 I1 I 0 EI GS CD4532(I) EO Y2 Y1 Y0
EO2 EI1
EO1
G0
那块芯片的优先级高？
4.4.2 译码器/数据分配器
译码：译码是编码的逆过程，它能将二进制代码转换成代表 某一特定含义的输出信号. 译码器的分类 唯一地址译码器：将一系列代码转换成与之一一对应 的有效信号。 常见的唯一地址译码器：二进制译码器 二-十进制译码器 代码变换器：将一种代码转换成另一种代码。 例如：显示译码器
I I
74147
I
D C B A
输入低电平有效 /输出反码
1
11
编码器扩展
例:用二片CD4532构成16-4优先编码器
A15 A14A13 A12 A11A10 A9 A8 I 7 I6 I 5 I4 I3 I 2 I 1 I 0 EI2 EI GS GS2 ≥1 G3 GS L3 ≥1 G 2 L2 CD4532(II) EO Y2 Y1 Y0 GS1 ≥1 G 1 L1 ≥1 L0
Y1 Y0
3
例：一种8-3 编码器的功能表和逻辑符号
I7 1 1 1 1 1 1 1 1 0 I6 1 1 1 1 1 1 1 0 1 I5 1 1 1 1 1 1 0 1 1 I4 1 1 1 1 1 0 1 1 1 I3 1 1 1 1 0 1 1 1 1 I2 1 1 1 0 1 1 1 1 1 I1 1 1 0 1 1 1 1 1 1 I0 1 0 1 1 1 1 1 1 1 C 1 1 1 1 1 0 0 0 0 B 1 1 1 0 0 1 1 0 0 A 1 1 0 1 0 1 0 1 0 GS 0 1 1 1 1 1 1 1 1
低
I0 × L × × × × × × × H Y2 L L H H H H L L L L Y1 L L H H L L H H L L
输 Y0 L L H L H L H L H L
出 GS L L H H H H H H H H EO L H L L L L L L L L
使能、输入信号、GS和EO都是高电平有效，输出为原码形式
译码器原理
(2) 二-十进制译码器 例:
D 0 0 0 0 0 0 0 0 1 1 C 0 0 0 0 1 1 1 1 0 0 其 B 0 0 1 1 0 0 1 1 0 0 余 A 0 1 0 1 0 1 0 1 0 1 Y0 0 1 1 1 1 1 1 1 1 1 1 Y1 1 0 1 1 1 1 1 1 1 1 1 Y2 1 1 0 1 1 1 1 1 1 1 1 Y3 1 1 1 0 1 1 1 1 1 1 1 Y4 1 1 1 1 0 1 1 1 1 1 1 Y5 1 1 1 1 1 0 1 1 1 1 1 Y6 1 1 1 1 1 1 0 1 1 1 1 Y7 1 1 1 1 1 1 1 0 1 1 1 Y8 1 1 1 1 1 1 1 1 0 1 1 Y9 1 1 1 1 1 1 1 1 1 0 1
逻辑符号
18
集成译码器
（2）二-十进制译码器7442 功能表：
D 0 0 0 0 0 0 0 0 1 1 C 0 0 0 0 1 1 1 1 0 0 B 0 0 1 1 0 0 1 1 0 0 A 0 1 0 1 0 1 0 1 0 1 Y0 0 1 1 1 1 1 1 1 1 1 1 Y1 1 0 1 1 1 1 1 1 1 1 1 Y2 1 1 0 1 1 1 1 1 1 1 1 Y3 1 1 1 0 1 1 1 1 1 1 1 Y4 1 1 1 1 0 1 1 1 1 1 1 Y5 1 1 1 1 1 0 1 1 1 1 1 Y6 1 1 1 1 1 1 0 1 1 1 1 Y7 1 1 1 1 1 1 1 0 1 1 1 Y8 1 1 1 1 1 1 1 1 0 1 1 Y9 1 1 1 1 1 1 1 1 1 0 1
19
1 0 1 0~1 11 1
3. 译码器扩展
例：用2片74138扩展为4-16译码器 分析： 4-16译码器功能如下
A3 A2 A1 A0 000 0
~
Y0 ~ Y7 0 0 0
Y8 ~ Y15
全1
111 000 1
~ 全1
0
0 0 IC2
111 IC1
20
2片74138扩展为4-16译码器
4.4 若干典型的组合逻辑集成电路
随着半导体技术的发展，利用集成工艺将数字系统中经常 大量用到的、具有特定功能的逻辑电路集成在单个芯片上，便 形成了通用型的标准化IC产品。用这些中、大规模集成电路来 设计逻辑电路和数字系统是数字技术的常用手段之一。 编码器 译码器数据分配器 数据选择器 数值比较器 算术运算电路 要求：掌握常用组合集成器件的基本功能（会看功能表） 及其扩展与应用，了解集成器件内部组成原理.
解： (1) Y2 Y1 Y0 =000，GS =0，EO =0。
(2) Y2 Y1 Y0 =100，GS =1，EO =0。 (3) Y2 Y1 Y0 =000，GS =0，EO =1。
10
例：集成8421BCD码优先编码器 74147
I9 1 0 1 1 1 1 1 1 1 1 I8 1 x 0 1 1 1 1 1 1 1 I7 1 x x 0 1 1 1 1 1 1 I6 1 x x x 0 1 1 1 1 1 I5 1 x x x x 0 1 1 1 1 I4 1 x x x x x 0 1 1 1
9 8
I3 1 x x x x x x 0 1 1
I2 1 x x x x x x x 0 1
I1 D C 1 1 1 x 0 1 x 0 1 x 1 0 x 1 0 x 1 0 x 1 0 x 1 1 x 1 1 0 1 1
B 1 1 1 0 0 1 1 0 0 1
A 1 0 1 0 1 0 1 0 1 0
8421BCD码编码电路
一次只能按 下一个键
输入低电平有效, 输出为8421BCD码(原码形式)
6
2.优先编码器
优先编码器:当多个输入信号同时为有效电平时，输出为这 些信号中优先权最高的输入信号的代码。 例：4-2优先编码器功能表
I3 I2 I1 I0 Y1 Y0
1 × 0 1
× × × × ×
1 1
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y10 Y11 Y12 Y13 Y14 Y15
Y0 Y1 …… Y7
方 …… 案 Y0 Y1 一 74138(1) ：
A 0 A1 A2
Y7
74138(2) A 0 A1 A2 G 1 G 2A G 2B
G 1 G 2A G 2B
1 A 0 A1 A2 A3 G 2A G 2B
1 0
优先权从高到低的顺序 依次为：
0 0 1 0 0 0