D触发器、三态门 - 360文档中心

总线实验

山西大学自动化与软件学院课程实验报告实验课程计算机系统基础实验名称总线与寄存器实验实验地点线上实验时间 6.30 学生班级软件工程1808班学生学号 ************学生姓名指导教师一：实验要求理解并掌握总线与寄存器二：实验目的1、熟悉实验软件环境；2、掌握总线以及数据通路的概念及传输特性。

3、理解锁存器、通用寄存器及移位寄存器的组成和功能。

二、实验内容1、根据已搭建好的8位数据通路，熟悉总线连接的方法，理解74LS244芯片的作用，理解各相关信号在数据传输过程中起的作用；2、通过拨码开关置数，将数据传送到各寄存器，将寄存器中数据显示出来，熟悉常用的寄存器。

三、实验器件1、D触发器（74LS74、74LS175）、三态缓冲器（74LS244）。

2、寄存器（74LS273、74LS374 ）和移位寄存器（74LS194）四、实验原理（见实验指导书）五、实验步骤注意：实验过程中应观察总线上及芯片引脚上显示的数据的变化情况，理解数据传送的过程和寄存器存数，从寄存器读数的原理。

实验（1）拨码开关输入数据至总线●====1；手动操作总线DIN上的拨码开关，在总线DIN上置位数据0x55，缓冲器244阻断。

比较总线DIN与BUS状态的异同。

●=0，比较总线DIN与BUS状态的异同，记录BUS总线的数据：BUS_7BUS_6BUS_5BUS_4BUS_3BUS_2BUS_1BUS_0BUS总线01010101AA实验（2）D触发器数据锁存实验●=0，===1；通过拨码开关改变74LS74的D端（即BUS总线的BUS_0）的状态，按照下表置位74LS74的端、端，观察并记录CLK端上升沿、下降沿跳变时刻Q端、端的状态，填观测结果于表中。

CLK D Qn Qn+1n+101××010 11010××001 10111↑0001 10111↑1010 110110（1）×010 110●74LS175的三态门244阻断（=1），拨码开关置位BUS总线数据，使74LS175的D端分别接高，低电平，观察并记录当CLK上升沿、下降沿跳变时Q端、端的状态。

《数字电子技术基础》试题及参考答案_shijuan1

试卷一一、填空题（每空1分，共20分）1、与非门的逻辑功能为。

（全1出0，有0出1）2、数字信号的特点是在上和上都是断续变化的，其高电平和低电平常用和来表示。

3、三态门的“三态”指，和。

4、逻辑代数的三个重要规则是、、。

5、为了实现高的频率稳定度，常采用振荡器；单稳态触发器受到外触发时进入态6、同步RS触发器中R、S为电平有效，基本R、S触发器中R、S为电平有效7、在进行A/D转换时，常按下面四个步骤进行，、、、。

二、选择题（每题1分，共10分）1、有八个触发器的二进制计数器，它们最多有（）种计数状态。

A、8；B、16；C、256；D、642、下列触发器中上升沿触发的是（）。

A、主从RS触发器；B、JK触发器；C、T触发器；D、D触发器3、下式中与非门表达式为（），或门表达式为（）。

A、Y=A+B；B、Y=AB；C、Y=BA+；D、Y=AB4、十二进制加法计数器需要（）个触发器构成。

A、8；B、16；C、4；D、35、逻辑电路如右图，函数式为（）。

A、F=AB+C；B、F=AB+C；AB+；D、F=A+BCC、F=C6、逻辑函数F=AB+BC的最小项表达式为（）A、F=m2+m3+m6B、F=m2+m3+m7C、F=m3+m6+m7D、F=m3+m4+m77、74LS138译码器有（），74LS148编码器有（）A、三个输入端，三个输出端；B、八个输入端，八个输出端；C、三个输入端，八个输出端；D、八个输入端，三个输出端。

8、单稳态触发器的输出状态有（）A、一个稳态、一个暂态B、两个稳态C、只有一个稳态D、没有稳态三、判断（每题1分，共10分）：1、逻辑变量的取值，１比0大。

（×）2、对于MOS门电路多余端可以悬空。

（×）3、计数器的模是指对输入的计数脉冲的个数。

（×）4、JK触发器的输入端J 悬空，则相当于J = 0。

（×）5、时序电路的输出状态仅与此刻输入变量有关。

数字电子技术智慧树知到答案章节测试2023年沈阳农业大学

绪论单元测试1.数字电路研究输入输出的逻辑关系，因此具有逻辑运算能力。

A:对B:错答案:A2.数字电路中，三极管工作在放大状态。

A:错B:对答案:A3.数字电路的工作信号为数字信号。

A:错B:对答案:B4.正弦波是数字信号。

A:对B:错答案:B5.电子信号可分为模拟信号和数字信号两种形式。

A:对B:错答案:A第一章测试1.下面关于数字信号描述错误的是（）A:数字信号是只具有0和1两个数码的二进制信号。

B:数字信号是离散的电压或电流信号。

C:数字信号是在时间和数值上连续变化的信号。

答案:C2.二进制数只有两个代码：0和1，因此二进制1+1=（）A:2B:1C:10D:0答案:C3.以下代码中为相邻两组码只有一位代码有差异的是（）。

A:8421BCD码B:自然二进制码C:格雷码D:余3码答案:C4.十进制数56转换成二进制等于（）。

A:111100B:110001C:110000D:111000答案:D5.逻辑运算（）。

A:B:0C:1D:A答案:A6.下列异或运算表示式中，正确的表示式是（）。

A:1⊕1=1B:0⊕1=1C:1⊕0=0D:0⊕0=1答案:B7.设A、B均为逻辑变量，则下列逻辑关系正确的是（）A:B:C:D:答案:B8.4个逻辑变量A、B、C、D组成的最小项的编号是（）。

A:m4B:m10C:m11D:m12答案:C9.使逻辑函数为1的变量取值是( )。

A:011B:001C:111D:101答案:A10.具有约束的逻辑函数化简时遵循的原则之一，每个圈中至少含一个新的（）。

A:约束项B:最小项C:与项答案:B11.用公式法化简逻辑函数答案:12.用卡诺图法化简带有约束项的逻辑函数（请注意：该题作答需要上传附件，限制50M以内）答案:13.用卡诺图法化简带有约束项的逻辑函数(请注意：该题作答需要上传附件，限制50M以内）答案:第二章测试1.数字电路正逻辑的规定是（）A:用1表示低电平，用1表示高电平。

数字逻辑模拟试卷附答案

XX 大学试题课程名称数字逻辑电路设计开课学院使用班级考试日期苏大学试题第3 页苏大学试题第4 页四、根据下图波形写出其逻辑关系表达式Z=F(A,B,C) （10分）A B C Z五、分析题：某同步时序逻辑电路如图所示。

（12分）(1) 写出该电路激励函数和输出函数； (2) 画出输出矩阵和激励矩阵； (3) 画出状态表和状态图；(4）设各触发器的初态均为0，试画出下图中Q1、Q2和Z 的输出波形。

数字逻辑模拟试卷2答案一、填空题（每空1分，计20分） 1、(45)6=(35)8=(11101)2=(00101001)84212、若X= 138/512，则[X]反=（0.01000101），[－X]补=（1.10111011）。

3、若[X]补=101100，则X=（-100100），[X/2]补=（110110）。

4、若X=10100110，[X]Gray 码=(11110101)。

5、用n 位补码（含一位符号位）表示定点整数，其表示的数值范围是(-2n-1～2n-1-1)6、VHDL 程序一般由（实体）和结构体两部分组成,其中结构体的基本描述方法有(数据流描述法)、行为描述法和结构描述法。

7、信息码1010对应的奇校验汉明码的长度是（7位）。

8、函数F= A+BC 的反函数是（)(C B A ）。

9、集成芯片的集成度是以（等效门电路的数量）来衡量的。

10、三态门的三种输出状态是高电平、低电平和（高阻状态）。

11、正负逻辑的约定中，正逻辑是指（高电平表示1；低电平表示0）。

12、触发器的触发方式有直接电平触发、电平触发和（脉冲触发）、（边沿触发）几种。

13、对组合逻辑电路而言，PLD 的理论依据是（任何组合逻辑函数都可以用与-或式表示）。

14、ISP 指的是（在系统可编程技术）二、选择题（每题有一个或多个正确答案，每题1分计10分）1、A2、D3、B ，C4、A ，D5、A ，B ，D6、A ，B ，C7、A ，B ，C8、B9、B ，D 10、C 三、按要求化简下列函数（14分）1．用代数法求函数 F = A B + A B C + B C 的最简“与-或”表达式。

第四章 8088的总线操作和时序

§4 8088典型时序分析（最小组态）
• 一、读写总线周期（存储器和I/O） • 二、中断响应周期 • 三、系统复位周期
• 8088最小方式下读写总线周期时序。 ALE 信号在 T1 出现，表明一个总线周期开始，选通外部地址锁存器，锁存AD 总线上的地址信息。在RD#、WR#等信号的配合下，T3、T4 期间完成数据访问。 T3 上升沿检测READY信号是否有效，无效时在T3与T4间插入等待状态Tw。
Status
输出
LOW = I/O Write, HIGH=MEMORY READ
Addr输出
DATA输出
8 0 8 8 写总线周期基本定时
(最小组态)
二、中断响应周期
可屏蔽中断（电平触发有非屏蔽中断（边效），只有在标志位I=1的沿触发有效）条件下，CPU才响应
当外部中断源，通过INTR或NMI引线向CPU发出中断请求信号，CPU在当前指令执行完以后，响应中断，在响应中断时，CPU执行两个连续的中断响应周期
•T3, T4:对于读或写总线周期，AD总线上均为数据。
问题：CPU时序、存储器时序和I/O端口的时序之间的配合
• （1）早期的计算机设计中，是在设计CPU和
存储器以及外设时协调解决的 • （2）目前，解决方法：在CPU中设计一条准备就绪READY输入线（存储器或I/O端口输给CPU 的状态线），CPU在T3状态的前沿采样该信号，当RAM或I/O接口速度不够时，T3与 T4 之间可插入等待状态 Tw 。 •Ti : 当BIU无访问操作数和取指令的任务时， 8086不执行总线操作，总线周期处于空闲状态 Ti 。
T1
T2
T3
T4
T1

常用逻辑电路

常用逻辑电路在逻辑电路中，输入和输出只有两种状态，即高电平和低电平。

通常以逻辑“1”和“0”表示电平高低。

1、与门是一个能够实现逻辑乘运算的、多端输入、单端输出的逻辑电路。

逻辑解释：即如右边图所示，当开关A与B当中只有全部闭合（即为高电平1）时，才会有输出（即灯泡才会亮）所以在与门电路中，只有输入的全部条件为高电平“1”时输会有输出。

2、或门是一个能够实现逻辑加运算的、多端输入、单端输出的逻辑电路。

逻辑解释：即如右边图所示，当开关A与B当中只要有一个开关闭合（即为高电平1）时，就会有输出（即灯泡才会亮）所以在或门电路中，只要输入的为高电平“1”就会有输出。

语言表达为：“有1出1，全0出0”。

3、非门是一个能够实现逻辑非运算的、单端输入、单端输出的逻辑电路。

非就是反，就是否定，也就是输入与输出的状态总是相反。

逻辑解释：如右边图所示，当开关K断开时灯亮，开关闭合时灯灭。

如以开关断开为灯亮，开关接通为灭为结果，则开关K与灯泡的因果关系为非逻辑关系。

语言表达为：“有0出1，有1出0”。

复合逻辑门电路：4．与非门将一个与门与一个非门联接起来就构成了一个与非门。

根据与门和非门的逻辑功能，可以列出与非门逻辑关系真值表。

其逻辑功能的特点是：“当输入全为1，输出为0；只要输入有0，输出就为1”。

5．或非门将一个或门与一个非门联接起来就构成了一个或非门。

根据或门和非门的逻辑功能，可以列出与非门逻辑关系真值表。

其逻辑功能的特点是：“当输入全为0，输出为1；只要输入有1，输出就为0”。

6．异或门异或门只有两个输入端和一个输出端，。

其逻辑功能的特点是：“当两个输入端一个为0，另一个为1时输出为1，当两个输入端均为1或均为0时，输出为0”。

真值表如下：异或门的作用是：把两路信号进行比较，判断是否相同。

当两路输入信号不同，即一个为高电平，一个为低电平时，输出为高电平。

反之当两个输出端信号相同时，即为高电平或低电平时，输出为低电平”。

单片机IO功能介绍

单片机IO端口工作原理一、P0端口的结构及工作原理P0端口8位中的一位结构图见下图：输入缓冲器：在P0口中，有两个三态的缓冲器，三态门有三个状态，即在其的输出端可以是高电平、低电平，同时还有一种就是高阻状态。

图中有一个是读锁存器的缓冲器，也就是说，要读取D锁存器输出端Q的数据，那就得使读锁存器的这个缓冲器的三态控制端（上图中标号为…读锁存器‟端）有效。

图中另一个是读引脚的缓冲器，要读取P0.X引脚上的数据，也要使标号为…读引脚‟的这个三态缓冲器的控制端有效，引脚上的数据才会传输到我们单片机的内部数据总线上。

D锁存器：一个触发器可以保存一位的二进制数（即具有保持功能），在51单片机的32根I/O口线中都是用一个D触发器来构成锁存器的。

图中的锁存器，D端是数据输入端，CP是控制端（也就是时序控制信号输入端），Q是输出端，Q非是反向输出端。

对于D触发器来讲，当D输入端有一个输入信号，如果这时控制端CP没有信号（也就是时序脉冲没有到来），这时输入端D的数据是无法传输到输出端Q及反向输出端Q非的。

如果时序控制端CP的时序脉冲一旦到了，这时D端输入的数据就会传输到Q及Q非端。

数据传送过来后，当CP时序控制端的时序信号消失了，这时，输出端还会保持着上次输入端D的数据（即把上次的数据锁存起来了）。

如果下一个时序控制脉冲信号来了，这时D端的数据才再次传送到Q端，从而改变Q端的状态。

多路开关：在51单片机中，当内部的存储器够用（也就是不需要外扩展存储器时，这里讲的存储器包括数据存储器及程序存储器）时，P0口可以作为通用的输入输出端口（即I/O）使用，对于8031（内部没有ROM）的单片机或者编写的程序超过了单片机内部的存储器容量，需要外扩存储器时，P0口就作为…地址/数据‟总线使用。

那么这个多路选择开关就是用于选择是做为普通I/O口使用还是作为…数据/地址‟总线使用的选择开关了。

大家看上图，当多路开关与下面接通时，P0口是作为普通的I/O口使用的，当多路开关是与上面接通时，P0口是作为…地址/数据‟总线使用的。

d5-1

WE CE A8 A9 A10 A11 A12 A0 A1 A2 A3 28C64 A4 A5 A6 A7
D0 D1 D2 D3 D4 D5 D6 D7
EA
图5-5 E2PROM作为程序存储器的扩展图
5.2.2、数据存储器的扩展 1、数据存储器的一般扩展方法与程序存储器大致相同。其中读写信号由RD和WR信号控制，而程序存储器的读操作由PSEN信号控制。注意:MCS-51单片机利用MOV指令访问内部存储器，利用MOVX 指令访问控制外部数据存储器。具体用以下四条指令: MOVX A , @Ri MOVX A , @DPTR MOVX @Ri , A MOVX @DPTR , A 2、常用数据存储器的扩展电路如图5-6所示。 •6116静态RAM •片选 •地址锁存 6.2.3、综合扩展实例如图5-7所示。外扩RAM 16KB，EPROM 16KB。片选(译码法) 地址空间
每一位都是一个双向三态门， 8位具有共同的控制端
74LS245
8位双向缓冲器 • 控制端连接在一起，低电平有效 • 可以双向导通 • 输出与输入同相 E*＝0，导通 DIR＝1 A→B DIR＝0 A←B E*＝1，不导通
74LS245与Intel 8286功能一样
D触发器
电平锁存：
D Q C Q D C Q Q S
双向三态缓冲器
具有双向导通和三态的特性 A B
T
OE*＝0，导通 T＝1 A→B T＝0 A←B OE*＝1，不导通
OE*
Intel 8286
8位双向缓冲器 • 控制端连接在一起，低电平有效 • 可以双向导通 • 输出与输入同相 OE*＝0，导通 T＝1 A→B T＝0 A←B OE*＝1，不导通

eda程序设计

begin
process(clk)
begin
if clk'event and clk='1' then
q1<=q1+1;
end if;
q<=q1;
end process;
end behave;
11、4为二进制数比较器
library ieee;
use ieee.std_logic_1164.all;
elsif a(2)='1' then y<="010";
elsif a(1)='1' then y<="001";
elsif a(0)='1' then y<="000";
end if;
end process;
end behave;
3、多路分配器
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
architecture behave of bijiaoqi is
begin
output<=(a>=b);
end behave;
12、整数加法运算
library ieee;
use ieee.std_logic_1164.all;
entity zhengshujiafa is
ENTITY dmux1to8 IS
PORT(data:IN STD_LOGIC;
enable: IN STD_LOGIC;
s: IN STD_LOGIC_VECTOR(2 DOWNTO 0);

常用逻辑部件介绍

逻辑门的表示方法：
逻辑门与门
Y = A∧ B
或门 Y = A∨ B
非门 Y=A
国家标准符号
A B
&
Y
A B
≥1
Y
A1Y
旧教材使用符号
A B
Y
A Y
B
A
Y
常用逻辑部件介绍
逻辑门
与非门 Y = A∧ B
或非门 Y = A∨ B
异或门 Y=A∨B
国家标准符号
A B
&
Y
A B
≥1
Y
A =1 B
Y
旧教材使用符号
CP
DQ
D
CP
Q 触发信号:高电平
常用逻辑部件介绍
按触发信号的不同，触发器分为：
边沿触发电平触发
上升沿触发下降沿触发
高电平触发低电平触发
CP
常用逻辑部件介绍
1. 上升沿触发方式
DQ
CP
2. 下降沿触发方式
DQ
CP
CP
CP D 0 1
其它 ×
CP
Q 0 1 Q0(不变）
CP D 0 1
其它 ×
常用逻辑部件介绍
时序逻辑电路例 : 触发器
D触发器
CP
DQ
D
CP
Q
输出信号Q的状态不仅与输入信号D当时的状态有关，还与Q过去的状态有关。
常用逻辑部件介绍
触发器是时序逻辑电路常用的基本单元。 D触发器、J-K触发器、R-S触发器
以D触发器为例
DQ
CP R
输入端 D 输出端 Q 触发端 CP 清0端 R
A
Y
Y
A

数电填空题知识点总结

数电填空题知识点总结1.逻辑代数包含三种基本运算：与、或和非。

2.当四个逻辑相邻的最小项合并时，可以消去2个因子；当有2n个逻辑相邻的最小项合并时，可以消去n个因子。

3.逻辑代数有三条重要规则：反演规则、代入规则和对偶规则。

4.n个变量的全部最小项相或值为1.6.真值表是逻辑函数的唯一形式，它是一种以表格描述逻辑函数的方法。

8.真值表是一种以表格描述逻辑函数的方法。

9.与最小___相邻的最小项有AB’C’，ABC，A’BC’。

10.如果一个逻辑函数有n个变量，则有2n个最小项。

11.n个变量的卡诺图是由2n个小方格构成的。

13.描述逻辑函数的常用方法有真值表、逻辑函数式和逻辑图三种。

14.相同变量构成的两个不同最小项相与的结果为仅包含这些变量的公共项。

15.任意一个最小项，其相应变量有且只有一种取值使这个最小项的值为1.1.在数字电路中，三极管主要工作在饱和和截止两种稳定状态。

2.二极管电路中，电平接近于零时称为低电平，接近于VCC时称为高电平。

3.在TTL集成电路中，多发射极晶体管完成与运算的逻辑功能。

4.TTL与非门输出高电平的典型值为3.6V，输出低电平的典型值为0.2V。

5.三态门电路中除了数据的输入输出端外，还增加了一个片选信号端，也常称为使能端。

6.当或非门电路输入都为逻辑1时，输出为逻辑0.7.图中电路的输出端F的逻辑状态为1.8.与门的多余输出端可并联或接高电平，或门的多余输出端可并联或接低电平。

10.正逻辑的或非门电路等效于负逻辑的与非门电路。

11.三态门主要用于总线传输，既可用于单向传输，也可用于双向传输。

12.为保证TTL与非门输出高电平，输入电压必须是低电平，规定其的最大值称为开门电平。

13.三态门中，除了高低电平两种状态外，还有第三种状态，这第三种状态称为高阻态。

14.作为逻辑取值的和1，并不表示数值的大小，而是表示逻辑电路电平高与低两个状态。

15.数字电路中的逻辑状态是由高、低电平来表示的。

D触发器工作原理

D触发器工作原理引言概述：D触发器是数字电路中常用的一种触发器，它具有简单的结构和稳定的工作性能。

本文将详细介绍D触发器的工作原理，包括其基本概念、内部结构、输入输出特性以及应用领域。

正文内容：1. D触发器的基本概念1.1 D触发器是一种时序电路，它根据时钟信号和输入信号的状态变化来控制输出信号的变化。

1.2 D触发器的输入端包括数据输入端(D)、时钟输入端(CK)和复位输入端(Reset)，输出端为输出端(Q)和输出端(Q')。

1.3 D触发器的输出状态取决于时钟信号的上升沿或者下降沿以及输入信号的状态。

2. D触发器的内部结构2.1 D触发器内部包含两个互补的锁存器，分别为正相锁存器和负相锁存器。

2.2 正相锁存器和负相锁存器之间通过与门和非门相连，形成为了D触发器的内部逻辑电路。

2.3 时钟信号通过与门和非门的控制，使得D触发器在时钟信号的上升沿或者下降沿时，将输入信号的状态锁存到输出端。

3. D触发器的输入输出特性3.1 当时钟信号为低电平时，D触发器处于保持状态，即输出端保持原来的状态。

3.2 当时钟信号为上升沿或者下降沿时，D触发器根据输入信号的状态来更新输出状态。

3.3 当时钟信号为高电平时，D触发器处于禁止状态，即不接受输入信号的变化。

4. D触发器的应用领域4.1 D触发器常用于数字系统中的时序电路设计，如计数器、移位寄存器等。

4.2 D触发器也可以用于存储数据，实现数据的暂存和传输。

4.3 在数字通信系统中，D触发器可以用于时钟同步和数据传输控制。

总结：综上所述，D触发器是一种常用的数字电路元件，具有简单的结构和稳定的工作性能。

它通过时钟信号和输入信号的状态变化来控制输出信号的变化。

D触发器的内部结构包括正相锁存器和负相锁存器，通过与门和非门的控制实现输入信号的锁存。

D触发器的应用广泛，常用于时序电路设计和数据存储传输等领域。

通过深入了解D触发器的工作原理，我们可以更好地应用它来解决实际问题。

数字电子技术_考试复习选择填空题汇总

数字电⼦技术_考试复习选择填空题汇总数字电⼦技术_考试复习选择填空题汇总数字电⼦技术试卷⼀、选择题:A组:1.如果采⽤偶校验⽅式，下列接收端收到的校验码中，( A )是不正确的 A、00100 B、10100 C、11011 D、11110 ,、某⼀逻辑函数真值表确定后，下⾯描述该函数功能的⽅法中，具有唯⼀性的是( B )A、逻辑函数的最简与或式B、逻辑函数的最⼩项之和C、逻辑函数的最简或与式D、逻辑函数的最⼤项之和 ,、在下列逻辑电路中，不是组合逻辑电路的是( D )A、译码器B、编码器C、全加器D、寄存器 ,、下列触发器中没有约束条件的是( D )A、基本RS触发器B、主从RS触发器C、同步RS触发器D、边沿D触发器555定时器不可以组成 D 。

,、A.多谐振荡器B.单稳态触发器C.施密特触发器D.JK触发器 ,、编码器(A )优先编码功能，因⽽( C )多个输⼊端同时为,。

B、⽆C、允许D、不允许 A、有,、( D )触发器可以构成移位寄存器。

A、基本RS触发器B、主从RS触发器C、同步RS触发器D、边沿D触发器,、速度最快的A/D转换器是( A )电路A、并⾏⽐较型B、串⾏⽐较型C、并,串⾏⽐较型9、某触发器的状态转换图如图所⽰，该触发器应是( C )A. J-K触发器B. R-S触发器C. D触发器D. T触发器10.(电⼦专业作)对于VHDL以下⼏种说法错误的是(A )A VHDL程序中是区分⼤⼩写的。

B ⼀个完整的VHDL程序总是由库说明部分、实体和结构体等三部分构成C VHDL程序中的实体部分是对元件和外部电路之间的接⼝进⾏的描述，可以看成是定义元件的引脚D 结构体是描述元件内部的结构和逻辑功能B组:1、微型计算机和数字电⼦设备中最常采⽤的数制是--------------------------------( A )A.⼆进制B.⼋进制C. ⼗进制D.⼗六进制 2、⼗进制数6在8421BCD码中表⽰为-------------------------------------------------( B )A.0101B.0110C. 0111D. 1000__3、在图1所⽰电路中，使的电路是---------------------------------------------( A ) Y,AA. 1B. 2C. 3D. 414、接通电源电压就能输出矩形脉冲的电路是------------------------------------------( D )A. 单稳态触发器B. 施密特触发器C. D触发器D. 多谐振荡器 5、多谐振荡器有-------------------------------------------------------------------------------( C )A. 两个稳态B. ⼀个稳态C. 没有稳态D. 不能确定 6、已知输⼊A、B和输出Y的波形如下图所⽰，则对应的逻辑门电路是-------( D )A. 与门B. 与⾮门C. 或⾮门D. 异或门7、下列电路中属于时序逻辑电路的是------------------------------------------------------( B )A. 编码器B. 计数器C. 译码器D. 数据选择器 8、在某些情况下，使组合逻辑电路产⽣了竞争与冒险，这是由于信号的---------( A )A. 延迟B. 超前C. 突变D. 放⼤9、下列哪种触发器可以⽅便地将所加数据存⼊触发器，适⽤于数据存储类型的时序电路--------------------------------------------------------------------------------( C )A. RS触发器B. JK触发器C. D触发器图，正确输出的波形是-----------------------------------------------( A )A. 1B. 2C. 3D. 4C组:1(⼗进制数25⽤8421BCD码表⽰为 A 。

数字电子技术基础—试题—填空

时构成
T 触发器。
3．组合逻辑电路的冒险现象是由
竞争引起，表现为尖峰脉冲。
4．常见的脉冲产生电路有
有施密特触发器
。
多谐振荡器
，常见的脉冲整形电路
5. 触发器有 2 个稳态，存储 8 位二进制信息要 8 个触发器。
6. 米利型时序电路输出信号与
同步时序电路和
16．用 555 定时器构成的多谐振荡器，若充放电回路中有电阻、电容，的脉冲周期 T __0． 7(R1+2R2) C__。
则该多谐振荡器形成
17． A/D 转换需要经过
采样、保持、量化和编码四个步骤。
18．根据 D/A 转换器分辨率计算方法， 4 位 D/A 转换器的分辨率为 6.7% 。
9．三态门除了输出高电平和低电平之外，还有第三种输出状态，即
10． RS触发器的特性方程为 Qn 1* S RQ 、_SR=0__。
高阻态状态。
1．二进制码 11011010 表示的十进制数为 218
，十六进制为 DA
。
2． D 触发器的特征方程为 Qn 1 D ， JK 触发器的特征方程为 Q n 1 J Q K Q 。
量化
。
23． CPLD 的含义是
复杂可编程逻辑器件
。
24． MAX+PLUS Ⅱ中用于仿真文件的编辑器是
波形编辑器
。
25． MAX+PLUS Ⅱ中采用图形编辑器设计时的后缀名为
gdf
。
26．在 MAX+PLUS Ⅱ集成环境下，为图形文件产生一个元件符号的主要用途是路设计调用。

大学《数字电子技术》判断题题库及答案

《数字电子技术》判断题题库判断题（正确打√，错误的打×）1. 方波的占空比为0.5。

（√）2 数字电路中用“1”和“0”分别表示两种状态，二者无大小之分。

（√）3．格雷码具有任何相邻码只有一位码元不同的特性。

（√）4．八进制数（18）8比十进制数（18）10小。

（√）5．当传送十进制数5时，在8421奇校验码的校验位上值应为1。

（√）6．在时间和幅度上都断续变化的信号是数字信号，语音信号不是数字信号。

（√）7．占空比的公式为：q = t w / T，则周期T越大占空比q越小。

（×）8．十进制数（9）10比十六进制数（9）16小。

（√）9．当8421奇校验码在传送十进制数（8）10时，在校验位上出现了1时，表明在传送过程中出现了错误。

（√）10．逻辑变量的取值，１比０大。

（×）。

11．异或函数与同或函数在逻辑上互为反函数。

（√）。

12．若两个函数具有相同的真值表，则两个逻辑函数必然相等。

（√）。

13．因为逻辑表达式A+B+AB=A+B成立，所以AB=0成立。

（×）14．若两个函数具有不同的真值表，则两个逻辑函数必然不相等。

（√）15．若两个函数具有不同的逻辑函数式，则两个逻辑函数必然不相等。

（×）16．逻辑函数两次求反则还原，逻辑函数的对偶式再作对偶变换也还原为它本身。

（√）17．逻辑函数Y=A B+A B+B C+B C已是最简与或表达式。

（×）18．因为逻辑表达式A B+A B +AB=A+B+AB成立，所以A B+A B= A+B成立。

（×）19．对逻辑函数Y=A B+A B+B C+B C利用代入规则，令A=BC代入，得Y= BC B+BC B+B C+B C=B C+B C成立。

（×）20．TTL与非门的多余输入端可以接固定高电平。

（√）21．当TTL与非门的输入端悬空时相当于输入为逻辑1。

（√）22．普通的逻辑门电路的输出端不可以并联在一起，否则可能会损坏器件。

数电练习题

练习题一：一、填空题1、与非门的逻辑功能为。

2、数字信号的特点是在上和上都是断续变化的，其高电平和低电平常用和来表示。

3、三态门的“三态”指，和。

4、逻辑代数的三个重要规则是、、。

5、为了实现高的频率稳定度，常采用振荡器；单稳态触发器受到外触发时进入态6、同步RS触发器中R、S为电平有效，基本R、S触发器中R、S为电平有效7、在进行A/D转换时，常按下面四个步骤进行，、、、。

二、选择题1、有八个触发器的二进制计数器，它们最多有（）种计数状态。

A、8；B、16；C、256；D、642、下列触发器中上升沿触发的是（）。

A、主从RS触发器；B、JK触发器；C、T触发器；D、D触发器3、下式中与非门表达式为（），或门表达式为（）。

A、Y=A+B；B、Y=AB；C、Y=BA+；D、Y=AB4、十二进制加法计数器需要（）个触发器构成。

A、8；B、16；C、4；D、35、逻辑电路如右图，函数式为（）。

A、F=AB+C；B、F=AB+C；AB+；D、F=A+BCC、F=C6、逻辑函数F=AB+BC的最小项表达式为（）A、F=m2+m3+m6B、F=m2+m3+m7C、F=m3+m6+m7D、F=m3+m4+m77、74LS138译码器有（），74LS148编码器有（）A、三个输入端，三个输出端；B、八个输入端，八个输出端；C、三个输入端，八个输出端；D、八个输入端，三个输出端。

8、单稳态触发器的输出状态有（）A、一个稳态、一个暂态B、两个稳态C、只有一个稳态D、没有稳态三、判断：1、逻辑变量的取值，１比0大。

（）2、对于MOS门电路多余端可以悬空。

（）3、计数器的模是指对输入的计数脉冲的个数。

（）4、JK触发器的输入端J 悬空，则相当于J = 0。

（）5、时序电路的输出状态仅与此刻输入变量有关。

（）6、RS触发器的输出状态Q N+1与原输出状态Q N无关。

（）7、JK触发器的J=K=1 变成T 触发器。

（）8、各种功能触发器之间可以相互转换。

数电习题(含答案)

一、选择题1．一位十六进制数可以用 C 位二进制数来表示。

A . １B . ２C . ４D . 162．十进制数25用8421BCD 码表示为 B 。

A .10 101B .0010 0101C .100101D .101013．以下表达式中符合逻辑运算法则的是 D 。

A.C ·C=C 2B.1+1=10C.0<1D.A+1=14. 当逻辑函数有n 个变量时，共有 D 个变量取值组合？A. nB. 2nC. n 2D. 2n5.F=A B +BD+CDE+A D= A 。

A.D B A + B.D B A )(+ C.))((D B D A ++ D.))((D B D A ++6.逻辑函数F=)(B A A ⊕⊕ = A 。

A.BB.AC.B A ⊕D. B A ⊕7．A+BC= C 。

A .A +B B.A +C C.（A +B ）（A +C ） D.B +C8．在何种输入情况下，“与非”运算的结果是逻辑0。

DA ．全部输入是0 B.任一输入是0 C.仅一输入是0 D.全部输入是19．在何种输入情况下，“或非”运算的结果是逻辑0。

BCDA ．全部输入是0 B.全部输入是1 C.任一输入为0，其他输入为1 D.任一输入为110. N 个触发器可以构成能寄存 B 位二进制数码的寄存器。

A.N -1B.NC.N +1D.2N 11．一个触发器可记录一位二进制代码，它有 C 个稳态。

A.0B.1C.2D.312．存储8位二进制信息要 D 个触发器。

A.2B.3C.4D.813．对于T触发器，若原态Qn=1，欲使新态Qn+1=1，应使输入T= A。

A.0B.1C.QD.Q14．对于D触发器，欲使Q n+1=Q n，应使输入D=C。

A.0B.1C.QD.Q15．对于J K触发器，若J=K，则可完成 C触发器的逻辑功能。

A.R SB.DC.TD.Tˊ16．为实现将J K触发器转换为D触发器，应使 A 。

D触发器

边沿触发的触发器
逻辑符号上升沿触发功能表和特性方程 D CLK 0 1 x x Qn+1 Qn+1 0 1 Qn Qn 1 0 Qn Qn D Q CLK Q
Q n +1 = D
0 1
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三态逻辑门（TSL）三态逻辑门（TSL）
• 三态门工作原理三态门工作原理
三种状态：三种状态：除具有TTL“与非”门输出高、低电平状态外，还有与非” 除具有与非门输出高、低电平状态外，高阻状态，又称禁止态或失效态第三种输出状态 — 高阻状态，又称禁止态或失效态输出F端上下两个支路都不通端上下两个支路都不通，当 E= 0 时，输出端上下两个支路都不通，处于高阻状态，记为Z 阻状态，记为当 E= 1 时，电路处于正常的工作状010-1110
结型场效应管（JFET）结型场效应管（JFET）的结构
结型场效应管是一种利用耗尽层宽度改变导电沟道的宽窄结型场效应管是一种利用耗尽层宽度改变导电沟道的宽窄来控制漏极电流的大小的器件。它是在N型半导体硅片的两侧来控制漏极电流的大小的器件。它是在N 各制造一个PN结形成两个PN结夹着一个N型沟道的结构。各制造一个PN结，形成两个PN结夹着一个N型沟道的结构。P区 PN PN结夹着一个即为栅极g(G)，型硅的一端是漏极d(D)，另一端是源极s(S)。即为栅极g(G)，N型硅的一端是漏极d(D)，另一端是源极s(S)。 g(G) d(D) s(S)