电荷泵的锁相环电路
CMOS电荷泵锁相环中的数字电路设计的开题报告
CMOS电荷泵锁相环中的数字电路设计的开题报告一、选题背景及意义随着信息技术的不断发展，锁相环（PLL）作为一种重要的时钟同步和频率合成技术得到了广泛的应用。
在锁相环中，电荷泵是其中的重要组成部分，通过输入端的数字信号产生电荷，驱动电容的电荷转移，从而实现倍频、分频等功能。
其中，CMOS电荷泵是应用最广泛的类型之一，具有功耗低、面积小等特点，因此被广泛应用于各种数字电路中。
本课题旨在通过对CMOS电荷泵锁相环数字电路设计的研究与探讨，实现将锁相环的频率与输入信号进行同步，并产生合适的输出信号的功能，从而提高数字电路的稳定性、可靠性和性能。
二、研究内容和方法1、研究内容（1）CMOS电荷泵的基本原理及特性分析；（2）锁相环的基本原理和结构，以及CMOS电荷泵在锁相环中的应用；（3）详细分析和设计CMOS电荷泵锁相环的数字电路，包括电荷泵、反相器、相位频率检测器、比较器等组成部分，实现输入信号与输出信号同步，并输出相应的信号；（4）利用电路仿真工具进行电路仿真，分析电路性能和参数对电路工作的影响。
2、研究方法（1）查阅相关文献，系统学习CMOS电荷泵和锁相环技术原理与特性，全面了解相关概念和术语；（2）利用EDA工具（如Cadence等）设计CMOS电荷泵锁相环电路，并进行电路仿真和电路性能分析，分析参数变化对电路性能的影响；（3）通过文献分析和仿真结果，总结锁相环数字电路中常见的问题和解决方案，完善电路设计。
三、预期结果与意义本课题将研究并设计出一种基于CMOS电荷泵的锁相环数字电路，并通过仿真等实验验证电路的性能和参数。
同时，对电路中常见的问题和解决方案进行总结和分析，提高数字电路工程师对该技术的认识和应用能力，为数字电路的稳定性、可靠性和性能提高提供理论依据和技术支持。
电荷泵锁相环的数字锁定检测电路应用分析
电荷泵锁相环的数字锁定检测电路应用分析在锁相环电路设计中，鉴相频率和电荷泵电流与环路直流增益成正比，跟锁相环的环路带宽和相位裕量疏远相关，为了得到较小的环路带宽，通常需要降低鉴相频率或电荷泵电流。
进一步分析式（2），相位误差跟鉴相频率和电荷泵电流成反比，因此在低环路带宽电路的设计中，必需特殊注重压控振荡器的输入阻抗（或漏电流指标）和锁定检测窗口的设计，严格满足式（3）的设计要求。
可以通过试验来检查式（3）的正确性。
在CDCE72010 的评估板上，转变VCXO 压控端的等效输入阻抗，通过观看CDCE72010 锁定指示输出管脚或锁定指示寄存器的锁定状态，分析该锁定检测电路是否牢靠地工作，详细试验设置如下：参考时钟为25MHz，VCXO 频率为125MHz，鉴相频率为1MHz，PFD 的检测窗口为5.8ns，控制电压为1.65V，试验结果如表1 所示，其中R i _ min为计算出的VCXO 输入阻抗的最小值，√表示锁相环指示锁定，×表示锁相环数字锁定指示为失锁状态。
其中，在试验过程中，由监控CDCE72010 的参考时钟和本振时钟向来处于锁定状态。
表1 不同VCXO 输入阻抗值对CDCE72010 数字锁定指示的影响Icp Ri _ min VCXO 压控端等效输入阻抗 (M ) (mA) 0.08 0.1 0.11 0.12 0.15 0.18 0.2 0.24 0.3 0.5 0.8 1.2 2 3 95k ×√√√√√√√√√√√√ 2.8 102k ×√√√√√√√√√√√√ 2.6 109k ××√√√√√√√√√√√ 2.4 119k ×××√√√√√√√√√√ 2.2 129k ××××√√√√√√√√√ 2 142k ××××√√√√√√√√√ 1.8 158k ×××××√√√√√√√√ 1.6 178k ×××××√√√√√√√√ 1.4 203k ××××××√√√√√√√ 1.2 237k ×××××××√√√√√√ 1 285k ××××××××√√√√√ 0.8 356k ×××××××××√√第1页共2页。
电荷泵锁相环的模型研究和电路设计
结论
本次演示对电荷泵锁相环的模型研究和电路设计进行了详细探讨。通过建立 数学模型并简化分析，我们发现电荷泵锁相环的性能主要受到电荷泵增益、环路 滤波器时间常数以及输入信号频率的影响。在此基础上，我们设计了一款电荷泵 锁相环电路，并对关键元件进行了选择和优化。然而，该电路仍存在一些不足之 处，需要进一步改进。
2、低功耗：该设计方案采用了先进的工艺和电路设计，使得芯片的功耗较 低，延长了设备的使用寿命。
3、高集成度：所设计的锁相环集成电路芯片具有高集成度，减小了设备的 体积和重量，方便了实际应用。
结论：
本次演示通过对高速锁相环集成电路芯片的深入研究和实验验证，提出了一 种针对高速条件下的高效设计方案。实验结果表明，所设计的芯片在高速条件下 具有良好的性能和可靠性。但是，我们也意识到该设计方案仍存在一些不足之处， 例如在复杂电磁环境下的稳定性等问题。
近年来，随着太阳能技术的快速发展，光伏并网逆变器在太阳能发电系统中 得到了广泛应用。三相锁相环设计在光伏并网逆变器控制中具有重要意义，是实 现并网稳定运行的关键技术之一。本次演示将阐述三相锁相环设计及光伏并网逆 变器控制的研究内容和方法。
在光伏并网逆变器控制领域，文献综述表明，现有的研究主要集中在逆变器 拓扑结构、控制策略和并网保护等方面。其中，三相锁相环设计是逆变器控制策 略中的重要组成部分。已有的三相锁相环设计方法主要包括基于PI调节器和基于 同步检测器的设计方法。然而，这些方法在实时性、准确性和稳定性方面仍存在 一定的问题，特别是在复杂环境和恶劣条件下。
模型研究
1、电荷泵锁相环的原理和内部 机制
电荷泵锁相环主要由电荷泵、环路滤波器（Loop Filter）和电压控制振荡 器（VCO）三个主要部分组成。其工作原理是，通过电荷泵将输入信号的相位差 转化为电压，再经环路滤波器滤除高频成分，得到控制VCO的直流电压，最终实 现输出信号与输入信号的相位和频率同步。
超高频RFID阅读器电荷泵锁相环设计
超高频RFID阅读器电荷泵锁相环设计锁相环是在模拟/数字电路设计中的一种非常重要和实用的电路结构[1]。
锁相环[2-3]由鉴频鉴相器、电荷泵、滤波器、压控振荡器以及分频器等构成，在具体电路设计中还可能涉及到基准(PTAT)电路和一些简单的数字电路。
由于锁相环正常工作时能通过内部电路中精准的负反馈机制提供稳定的输出频率作为本振信号，因此，该结构广泛应用于数字及模拟电路设计之中。
1 电荷泵锁相环电路设计1.1 电荷泵锁相环原理与整体结构图1所示为电荷泵锁相环[4]的系统结构图。
620)this.style.width=620;" border=0 alt=超高频RFID阅读器电荷泵锁相环设计src="技术2021/ddk0lludrsi2021.gif"> 锁相环系统的基本原理为：最初外部参考信号与分频器输出信号同时输入给系统，送入鉴频鉴相器;鉴频鉴相器检测ωout与ωin两路信号的相位差和频率差以及上升沿和下降沿，并随时根据它们的上升、下降变化决定电荷泵的开启和关断状态;电荷泵的输出电压Ud经过滤波器滤波，产生输出电压Vctrl，Vctrl作用在压控振荡器上，产生输出频率;压控振荡器的作用是使输出频率随输入控制电压的变化按照一定比例变化，分频比为N的分频器保证：fvco=fref×N，其中fvco为VCO的输出频率，fref为参考频率。
锁相环内部负反馈机制使整个系统达到锁定状态。
620)this.style.width=620;" border=0 alt=超高频RFID阅读器电荷泵锁相环设计src="技术2021/5ojmqpg2zol2021.gif"> 出信号被送入鉴频鉴相器，初始相位差使环路无法锁定，经过一段时间的相位积累就能达到频率捕获。
针对死区问题，本设计所采用的去死区的方法是增加延时单元，延时单元应用串联连接的反相器链。
电荷泵型锁相环的快速入锁电路设计
电荷泵型锁相环的快速入锁电路设计摘要】基于TSMC 0.18um RF CMOS工艺实现了一种用于电荷泵型锁相环的快速入锁结构。
锁相环为数模混合电路提供稳定可靠的时钟信号，在上电与跳频过程应当越小越好，并且加速锁定过程不应当影响稳态相位噪声。
快速入锁结构包括动态环路带宽单元及预置位反馈环，控制电路均采用全数字电路实现。
在工作电源1.8V情况下锁定时间为1.12us，较传统结构锁定时间提升了76.7%；整体相噪在稳态保持-103.1dBc/Hz @1MHz，较传统结构仅上升了0.3%。
因此，快速入锁方案能够有效降低上电启动以及跳频时的锁定时间。
关键词锁相环; 快速锁定; 动态环路带宽; 预置位.频率综合器是现代通信和信息处理系统的重要组成单元，广泛应用于空间探测、通信、雷达和计算机等领域[1]。
通信系统调制解调集成芯片(Integrate Circuits)性能极大程度受限于时钟信号(Clock)，其一般由外部晶体振荡器提供参考频率输入，对于内部高速时钟信号通常由锁相环电路(Phase Lock Loop)或频率综合器(Frequency Synthesizer)提供。
如今的通信系统应用场合需要性能更好的时钟源以满足更高要求，故提出了一种用于低相位噪声的分数分频锁相环(PLL)的启动响应速度提高方案。
1方案设计与实现首先，根据环路可知，其闭环传输函数可以简单表示为：影响跳频入锁时间的重要因素主要为环路带宽因子(ξωn)以及跳频距离Δf[2]。
因为调频距离存在一个对数关系，所以环路带宽对入锁时间的贡献比调频距离更大。
在上电启动阶段，系统从“0”状态开始到稳态，其跳频距离对入锁时间的影响更大。
1.1 动态环路带宽在任意跳频阶段，环路带宽对入锁时间的影响很大，其简单表达式为：(1-4)增大环路带宽可以缩减锁定时间，而分频比和压控振荡器增益KVCO不能随意改变。
故最直接的方案为改变电荷泵电流Icp和环路滤波器第一级电阻R1的值[3,4]。
电荷泵锁相环的模型研究和电路设计
电荷泵锁相环的模型研究和电路设计电荷泵锁相环的模型研究和电路设计引言随着现代电子技术的迅猛发展，时钟信号在各类电子设备中扮演着至关重要的角色。
电荷泵锁相环（Charge Pump Phase-Locked Loop，CPPLL）是一种常见的时钟生成和频率合成技术。
它通过控制电荷泵电路中的电荷传输来实现精确的时钟频率控制，广泛应用于通信、计算机等领域。
本文将对电荷泵锁相环的模型研究和电路设计进行详细介绍。
一、电荷泵锁相环的模型研究1. 电荷泵锁相环的基本原理电荷泵锁相环的基本结构由相位比较器、电荷泵、低通滤波器和压控振荡器（Voltage Controlled Oscillator，VCO）组成。
其工作原理可以简单地分为两个阶段：锁定阶段和跟踪阶段。
在锁定阶段，相位比较器将参考信号和反馈信号进行比较，并产生一个误差信号。
电荷泵根据误差信号的大小和极性来控制电荷传输，通过改变电荷泵的输出电荷来调整反馈信号的相位。
低通滤波器将电荷泵的输出信号滤波为直流电压作为VCO的控制信号，进而调整VCO的频率。
在跟踪阶段，VCO输出的频率已经与参考信号的频率非常接近。
相位比较器仅用于微小的频率校正。
这样就能稳定地生成与参考信号频率相同或相近的时钟信号。
2. 电荷泵锁相环的数学模型为了更好地理解电荷泵锁相环的工作原理，我们需要建立其数学模型。
设参考信号的频率为f_r，VCO输出的频率为f_vco，电荷泵的传输系数为K_cp。
根据反馈原理可得到以下关系式：f_r = f_vco + Δf其中Δf为误差频率，表示参考信号与VCO输出频率的差值。
在锁定阶段，Δf较大，电荷泵通过调整电荷传输来减小Δf，即：Δf = -K_cp * V_cpV_cp为电荷泵的输出电压。
在跟踪阶段，Δf较小，所以按照一阶近似可以得到：Δf ≈ -K_cp * V_cp3. 电荷泵锁相环的性能指标电荷泵锁相环的性能指标主要包括相位噪声和锁定时间两个方面。
电荷泵锁相环的模型研究和电路设计
电荷泵锁相环的模型研究和电路设计电荷泵锁相环的模型研究和电路设计引言电荷泵锁相环（Charge Pump Phase-Locked Loop，简称CPPLL）是一种常见的时钟和数据恢复电路，在通信系统、数字信号处理和时钟同步等领域中得到广泛应用。
CPPLL通过频率合成技术，从输入信号中恢复出稳定的输出时钟信号，以及实现数据的同步。
本文将对CPPLL的模型研究和电路设计进行详细探讨。
一、CPPLL的模型研究1.1 基本原理CPPLL主要由锁相环（Phase-Locked Loop，简称PLL）和电荷泵（Charge Pump，简称CP）两部分组成，其中PLL为反馈控制系统，CP为频率合成电路。
在正常工作状态下，PLL将输入参考信号与VCO输出信号进行比较，通过反馈调整VCO的频率，使其与输入信号保持同步。
CP则将比较器输出的误差信号转换为电荷，供给VCO控制电压，进一步调整频率。
1.2 CP的建模为了实现对CP的性能分析和优化设计，需要建立准确的数学模型。
根据CP的工作原理和电流输送特性，可将CP抽象为阻值为R的电流源、电容为C的电容器以及倍增系数为g的放大器。
由此，CP的数学模型可以表示为：Icp = g(Vref - Vosc)其中，Icp为CP输出电流，Vref为参考电压，Vosc为VCO的控制电压。
1.3 PLL的建模PLL是一个典型的反馈系统，可以通过模型进行性能分析。
通常，PLL的模型分为开环模型和闭环模型。
开环模型将环路中的各个部分分离开来，主要包括VCO、相位检测器（Phase Detector，简称PD）和低通滤波器（LPF）。
闭环模型则将这些部分结合在一起，形成一个完整的反馈系统。
对于频率合成功能，主要关注闭环模型。
在闭环模型中，可以得到PLL的传输函数，进一步分析系统的带宽、稳定性等性能指标。
二、CPPLL的电路设计2.1 VCO设计VCO是CPPLL中至关重要的一部分，其频率范围和调节范围决定了CPPLL的性能。
电荷泵锁相环
电荷泵锁相环
电荷泵锁相环是一种采用电荷泵技术控制电压的电路。
它能够控制电压，达到一定的效果，例如，它能够控制电压精度并保持稳定，使得电子系统具有良好的性能。
它可以实现对示波器、ADC和DAC的精确控制，以满足需要。
由于电荷泵锁相环具有电荷泵技术，它可以有效地抵消由于充放电而产生的电压波动，使得输出电压变化更加稳定。
电荷泵锁相环还可以有效抑制因接地干扰而产生的电压波动。
它通过对电荷泵技术的微小调整，能够实现对示波器、ADC和DAC的精确控制，以满足各种应用需求。
电荷泵锁相环的结构比较简单，一般由三部分组成，包括电压参考电路、电荷泵和放大器。
由于电荷泵锁相环结构简单，它可以实现有效的稳定电压控制，同时还具有低功耗、高精度、可靠性高等特点。
在应用中，电荷泵锁相环可以用于改善示波器、ADC和DAC的精确性，以便满足不同类型的工程应用，比如电源、电力电子、模拟信号处理等。
此外，电荷泵锁相环也可以用于LED屏幕的驱动电路，保证LED的稳定显示效果，可以有效抵消晶体管的电压波动，确保LED 显示屏的长期稳定性。
另外，电荷泵锁相环还可以用于LCD屏幕的控制，可以实现高精度的电压控制，以保证LCD屏幕的良好显示效果。
由于电荷泵锁相环具有低功耗、高精度、可靠性高等特点，它也被广泛用于手机、穿戴设备和汽车电子系统中，以满足高精度控制的要求。
综上所述，电荷泵锁相环是一种非常实用的电路控制方案，它能够有效地控制电压，达到一定的效果，因此，电荷泵锁相环被广泛应用于各种电子设备和系统中。
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Application ReportZHCA090 – August 2010电荷泵锁相环的数字锁定检测电路应用分析Steven Shi, Nick Dai China Telecom Application Team摘要电荷泵锁相环的锁定指示电路设计，常用的方法是在PFD电路中通过检测经分频后的参考输入和本振反馈信号的相位误差来实现，当相位误差超过某个锁定检测窗口时，锁相环电路就上报失锁告警。
由于数字锁定指示电路设计简单，易于被监控而被广泛应用。
在实际的锁相环电路设计中，往往由于电路参数选择不合理，尽管锁相环处于正常的锁定状态，但由于PFD的相位误差超过锁定检测窗口而导致数字锁定指示电路显示失锁。
因此，必须需要根据特定锁相环配置和外围电路选择合适的检测窗口，或者根据检测窗口要求设计合适的锁相环环路参数和外围电路。
目录1概述 (2)2电荷泵锁相环电路的数字锁定检测原理 (2)2.1PFD、电荷泵电流和相位误差 (2)2.2数字锁定检测原理 (3)3数字锁定电路设计 (4)3.1电荷泵锁相环电路锁定状态下的相位误差分析 (4)3.2数字锁定检测电路设计和实验测试 (5)4总结 (7)5参考资料 (7)图1PFD输出和相位误差---------------------------------------------------------------------------------------------------------------32锁定检测窗口------------------------------------------------------------------------------------------------------------------------33数字锁定检测原理图---------------------------------------------------------------------------------------------------------------44CDCE72010电路中影响相位误差的漏电流模型-----------------------------------------------------------------------------5表1不同VCXO输入阻抗值对CDCE72010数字锁定指示的影响------------------------------------------------------------61ZHCA0901概述在各种锁相环结构中，电荷泵锁相环因其稳定性高，捕获范围大，便于集成等特点而别广泛应用于无线通信、频率综合器和时钟恢复电路中。
随着芯片设计集成化和电路设计的简洁化，锁相环芯片通常都集成了环路锁定检测电路。
电荷泵锁相环的锁定检测电路设计，包括模拟锁定检测和数字锁定检测两种方法。
其中，模拟检测电路采用经鉴频鉴相器PFD输出的相位误差，产生脉冲信号对外部电容进行充电和放电，需要较长的时间以达到稳定的电平输出，以指示当前锁相环状态是锁定或失锁，在电路设计方面不够灵活并缺乏精确判断锁相环的锁定状态，限制了其应用范围。
数字锁定检测方法具有准确性高、可编程性且电路设计易于实现等优点而被广泛应用。
目前，电荷泵锁相环的数字锁定指示电路设计中，通常采用在鉴频鉴相器PFD电路中检测经过分频后的参考时钟输入和同样经分频后的本振反馈信号的相位误差来实现，当相位误差超过某个锁定检测窗口时，锁相环电路就上报失锁指示信号。
本文介绍了电荷泵锁相环电路锁定检测的基本原理，通过分析影响锁相环数字锁定电路的关键因子，推导出相位误差的计算公式。
并以CDCE72010为例子，通过实验验证了不合理的电路设计或外围电路参数是如何影响电荷泵锁相环芯片数字锁定指示的准确性。
2电荷泵锁相环电路的数字锁定检测原理相位误差是数字锁定检测原理的最关键参数，下面分析了电荷泵锁相环电路中相位误差的来源，以及数字锁定检测电路是如何基于相位误差实现的。
2.1 PFD、电荷泵电流和相位误差典型的电荷泵锁相环电路（如TI的CDCE72010）的PFD工作原理如图1所示。
当送达PFD的参考时钟输入超前本振时钟输入时，PFD1就输入一个高脉冲宽度的信号；反之，则在PFD2输出一个高脉冲电平宽度，通过PFD1和PFD2的脉冲信号以控制电荷泵电流的灌入和流出，经后级低通滤波器后，产生不同的压控电压以控制外部振荡器的输出，达到负反馈的稳定。
通常PFD电路是通过比较参考时钟和本振时钟上升沿之间的时延，该时延称之为相位误差。
在电路处于锁定状态时，该相位误差也就是锁相环的稳态相差参数。
2电荷泵锁相环的数字锁定检测电路应用分析ZHCA090图1 PFD输出和相位误差2.2 数字锁定检测原理数字锁定检测的基本原理就是比较相位误差和预先设定的锁定检测窗口T Lock_Window，一旦相位误差在连续N个周期里均落在预先设定的检测窗口以内，数字检测电路就指示该锁相环处于锁定状态；而在锁定状态下，一旦相位误差超出所设定的检测窗口，数字检测电路就指示该锁相环处于失锁状态。
图2 锁定检测窗口图3是CDCE72010器件数字锁定检测电路示意图，当CDCE72010处于锁定状态时，锁定指示信号PLL_LOCK Output输出为高电平。
其中，N的取值可以是1、16、64或256，锁定检测窗口可选范围很宽，从1.5ns到28.6ns（常温条件下），可以满足绝大多数应用场合的需求。
电荷泵锁相环的数字锁定检测电路应用分析 3ZHCA090图3 数字锁定检测原理图3 数字锁定电路设计由于数字锁定检测电路是通过分析锁相环的相位误差是否落在预设的锁定检测窗口范围进行锁定指示判断，而锁相环的应用场景复杂，实际应用中的电路设计差异性较大，相位误差参数受锁相环电路设计的影响较大，不恰当的电路设计和外围器件选型可能产生较大的相位误差并超出锁相环芯片的最大锁定检测窗口。
因此，需要根据特定锁相环配置和外围电路选择合适的检测窗口，或者根据检测窗口要求设计合适的锁相环环路参数和外围电路。
本节分析了影响锁相环锁定时相位误差的关键参数，重点探讨了如何可靠地设计数字锁定指示电路。
3.1 电荷泵锁相环电路锁定状态下的相位误差分析图4是基于CDCE72010的电荷泵锁相环电路漏电流模型，包括了无源滤波电路和本地压控振荡器VCO 或VCXO 。
理想情况下锁相环电路的相位误差应为0，但由于元器件的非理想特性，存在以下几种漏电流：电荷泵漏电流I1、滤波电路的电容C1、C2和C3引入的漏电流I2和本地压控振荡器引入的漏电流I3，这些漏电流（I1 + I2 + I3）均将影响环路锁定状态下的相位误差。
当锁相环处于锁定状态时，设相位误差为Δt，电荷泵输出脉冲宽度为Δt 幅度为Icp 的电流，则在一个鉴相周期T 内在后级低通滤波电容上积累的电荷量为Q1=Δt•Icp。
同时，在一个鉴相周期内，锁相环电路的漏电流泄漏的电荷为Q2 = T •(I1+I2+I3)。
锁定状态下的压控电压保持稳定，则经电荷泵补充的电荷Q1应等于漏电流泄漏掉的电荷Q2，即：)1()()(321321−−−−−−−−−−−−−−−−−−++=++⋅=⋅ΔPFDCP f I I I I I I T I t其中，为锁相环电路的鉴相频率。
PFD f 4 电荷泵锁相环的数字锁定检测电路应用分析ZHCA090图4 CDCE72010电路中影响相位误差的漏电流模型在图4所示的漏电流模型中， I 1是锁相环芯片引入了，CDCE72010的电荷泵漏电流指标是小于100nA ，目前普通陶瓷电容的漏电流I 2也远小于100nA ，而压控振荡器的漏电流I 3则可以等效为流过压控输入端输入阻抗的电流，不同规格的振荡器，该指标差异较大，通常是达到uA 级别。
因此，压控振荡器的等效输入阻抗参数是影响锁相环锁定下相位误差的关键来源。
在采用CDCE72010的锁相环电路中，通常采用电源电压为3.3V 的压控振荡器VCO/VCXO ，其锁定时的压控电压Vctrl 一般稳定在1.65V 附近。
根据式（1），若忽略I1和I2漏电流，则在锁定状态下由VCO/VCXO 输入阻抗引入的相位误差为：)2(13−−−−−−−−−−−−−−−−−−⋅⋅=⋅=Δictrl CP PFD CP PFD R V I f I f I t根据式子（2）可以看出，为了减小锁定时的相位误差，可以尽可能地提高锁相环的鉴相频率、电荷泵电流Icp 、以及压控振荡器的输入阻抗Ri 。
PFD f 3.2 数字锁定检测电路设计和实验测试在数字锁定检测电路设计中，必须严格确保锁定时的相位误差Δt 小于锁定检测窗口T Lock_Window ，否则数字锁定指示信号就将出现误判现象。
根据前面分析得知，在CDCE72010锁相环电路中，外部VCXO 的输入阻抗是数字锁定电路设计的一个关键参数，根据式（2），可以得到压控振荡器输入阻抗的指标要求：)3(11_−−−−−−−−−−−−−−−−−−⋅⋅>Δ⋅⋅=WindowLock CP PFD ctrl ctrl CP PFD T I f V t V I f Ri假设在应用中CDCE72010中鉴相频率为1MHz ，电荷泵电流为1，预设的锁定检测窗口为5.8ns ，本地VCXO 的压控电压为1.65V ，则可以得到VCXO 的输入阻抗要求：电荷泵锁相环的数字锁定检测电路应用分析 5ZHCA090Ω=×××××>−−K R i 285101101108.565.1639在锁相环电路设计中，鉴相频率和电荷泵电流与环路直流增益成正比，跟锁相环的环路带宽和相位裕量密切相关，为了得到较小的环路带宽，通常需要降低鉴相频率或电荷泵电流。
进一步分析式（2），相位误差跟鉴相频率和电荷泵电流成反比，因此在低环路带宽电路的设计中，必须特别注意压控振荡器的输入阻抗（或漏电流指标）和锁定检测窗口的设计，严格满足式（3）的设计要求。
可以通过实验来检查式（3）的正确性。
在CDCE72010的评估板上，改变VCXO 压控端的等效输入阻抗，通过观察CDCE72010锁定指示输出管脚或锁定指示寄存器的锁定状态，分析该锁定检测电路是否可靠地工作，具体实验设置如下：参考时钟为25MHz ，VCXO 频率为125MHz ，鉴相频率为1MHz ，PFD 的检测窗口为5.8ns ，控制电压为1.65V ，实验结果如表1所示，其中为计算出的VCXO 输入阻抗的最小值，√表示锁相环指示锁定，×表示锁相环数字锁定指示为失锁状态。