第三讲(触发器、寄存器)解析

CP R S Q n+1 说明
1 1 1 1 0 0 0 0 1 1 0 1 1 Qn 1 0 保持 置1 清0
不定 避免 Qn 保持
用途: D触发器和J-K触发器的内部电路
电工电子系
3-13
数字电子技术
4.1.2 D触发器
1. 时钟控制电平触发的D触发器
Q & RD Q & SD
CP R S Q n+1 说明
指RD、SD同时从00变 成11时, 输出端状态不定
0 1
RD
设计电路时此种情况 即 Q、Q也可能是01,
应避免 也可能是 10
电工电子系
SD
3-7
数字电子技术
R-S 触发器特点:
(1) 具有两个稳态(Q=0,Q=1或Q=1,Q=0), 称为 双稳态触发器. (2) 可触发使之翻转 (使RD、SD之一为0时可翻转). (3) 具有记忆功能(RD、SD都为1时，保持原来状态).
SD
1 1 0
CP=1时, Q n+1=D
D
CP=0时, 保持原状
电工电子系
3-15
数字电子技术
时钟控制电平触发的D触发器 Q
& RD Q &
符号
Q Q
RD
& CP 1 &
SD
SD RD D
SD CP
D
电工电子系
3-16
数字电子技术
2.维持阻塞型D触发器
Q Q & Q 符号 Q
&
RD &
SD &
R-S触发器真值表
RD Q 0 & 1 RD 1 0 SD 1 0
Q
0 1
Q 1(复位) 0(置位)
Q
1 &
0 1
1 0
0
1
0
保持原状
不确定
SD
SD=0同时RD=1时, Q=1。故SD称为置位端,或称为置1端
电工电子系
3-4
数字电子技术
R-S触发器真值表
1 Q & 1 RD 0 1
RD 0
SD
1
D触发器功能
CP 时，Q=D
Q DBiblioteka Baidu
Q CP
Q
CP Q 0 RD、SD不用时,甩空
或通过4.7k的电
阻吊高电平
频率FQ = FCP/2
电工电子系
3-22
数字电子技术
用2个2分频器级联组成一个4分频器
数字电子技术
第 3讲
第4章 时序逻辑电路 4.1 触发器
R-S触发器
D触发器
4.2 寄存器
电工电子系
3-1
数字电子技术
第4章 时序逻辑电路
4.1 触发器 4.1.1 R-S触发器 1. 基本的R-S触发器
组成：用2个与非门(或或非门)构成 Q
& RD— RESET 直接复位端 Q & SD Q, Q 输出端
电工电子系
3-8
数字电子技术
R-S触发器应用举例: 单脉冲发生器
Q & RD +5V
4.7k
Q & SD
4.7k
+5V
K
电工电子系
3-9
数字电子技术
R-S触发器应用举例: 单脉冲发生器
Q & RD +5V
4.7k
Q & SD
4.7k
+5V
K
电工电子系
3-10
数字电子技术
R-S触发器应用举例: 单脉冲发生器
RD D
SD
CP
& D
& CP
电工电子系
3-17
数字电子技术
维持阻塞型D触发器的引脚功能
符号 Q Q
Q、Q 输出端，Q的小圈
表示是反相输出端 ,
即Q总是与Q相反 RD D
D数据 输入端 SD CP RD 直接清0端(复位端) R=0,S=1时,Q=0 SD 直接置1端(置位端) CP时钟 脉冲 R=1,S=0时,Q=1 小圈 表示低电平有效
0 1 RD
SD
指RD、SD同时从00变成11时, 输出端状态不定
电工电子系
3-6
数字电子技术
R-S触发器真值表 Q
1 & 0 1 RD Q 1 0 & & 1 1 0 0 1 1 0 1 Q 1 & Q
RD
SD
1 0 1 0
Q 0 1
Q
1(复位) 0(置位)
1 0 1 0
SD
0 1 1 0
保持原状 不确定
电工电子系
3-18
数字电子技术
维持阻塞型D触发器的引脚功能(续)
功能表
Q Q CP Q n+1 D
RD D
SD CP 功能表说明： 在CP上升沿时，Q等于D；
触发方式: 边沿触发 (时钟上升沿触发)
在CP高电平、低电平和下降沿 时，Q保持不变
电工电子系
3-19
数字电子技术
时钟下降沿触发的维持阻塞型D触发器 功能表 Q Q CP Q n+1
1 0 1 0
Q 0 1
Q
1(复位) 0(置位)
Q 0 &
1 SD
1 1 0
保持原状 不确定
指R、S从01或10变成11时,输出端状态不变
电工电子系
3-5
数字电子技术
R-S触发器真值表
Q 1 &
RD 0
SD
1 0 1 0
Q 0 1
Q
1(复位) 0(置位)
Q 1 &
1 0
1 1 0
保持原状 不确定
负脉冲
Q
正脉冲
Q &
SD
Q
Q
& RD
+5V
4.7k
t +5V
K
4.7k
电工电子系
3-11
数字电子技术
2. 时钟控制电平触发的R-S触发器 触发器功能表
Q
& RD
Q & SD
CP R S Q n+1 说明 1 1 1 1 0 0 0 0 1 1 0 1 1 Qn 1 0 保持 置1 清0
1 1 1 1 0 0 0 0 1 1 0 1 1 Qn 1 0 保持 置1 清0
& R
1 CP
&
不定 避免 Qn 保持
S D
其他两种情况不会出现
电工电子系
3-14
数字电子技术
时钟控制电平触发的D触发器
D触发器具有
数据记忆功能
Q
& Q & CP
功能表
D 0 1 Q n+1 0 1 Qn
RD
& CP 1 &
D RD D
SD CP 功能表说明：
在CP下降沿时，Q等于D；
在CP高电平、低电平和上升沿
时，Q保持不变
电工电子系
3-20
数字电子技术
3. 集成D触发器介绍
(1) 集成双D触发器74LS74 Vcc(+5V)
Q
Q S R
D
Q
D
Q S CP
D
R
D
D
CP
D
GND(地)
电工电子系
3-21
数字电子技术
D触发器应用举例: 用D触发器 将一个时钟进行2分频. CP
RD
S D— SET
直接置位端
电工电子系
3-2
数字电子技术
R-S触发器真值表
RD Q 1 & 0 RD 0 Q 0 & 1 1 SD 0 1
SD 1 0
Q
0 1
Q 1(复位) 0(置位)
1
0
1
0
保持原状
不确定
RD=0同时SD=1时, Q=0。故RD称为复位端,或称为清0端
电工电子系
3-3
数字电子技术
&
R
R、S 控制端
& CP S CP: 时钟脉冲 (Clock Pulse)
不定 避免 Qn 保持
电工电子系
3-12
数字电子技术
时钟控制电平触发的R-S触发器(续) 时钟控制 —只 有CP=1时,输 出端状态才能 改变
电平触发— 在CP=1 时,控制端R、S的电 平(1或0)发生变化时, 输出端状态才改变