智能功率集成电路抗辐射加固设计研究

智能功率集成电路抗辐射加固设计研究

半导体技术对航空航天事业起着极为重要的作用,应用在商业航天领域的电子设备及系统需要在空间辐射环境下有足够的可靠性和运行寿命,应具备足够的抗辐射能力。智能功率集成电路在设备及系统中为各类芯片供电,可以被看作是所有集成电路的“心脏”,更是商业航天设备的关键。

随着我国商业航天产业的发展,对电子设备及系统抗辐射能力的要求越来越高,因此智能功率集成电路的抗辐射性能显得尤为重要,是航天设备在辐射环境中工作的基础。国外对抗辐射加固技术的研究起步较早,目前对辐射效应机理和抗辐射加固技术的研究已经取得不错的进展。

国外已有若干公司能提供航天级抗辐射智能功率变换芯片及电源模块,可应用于航空航天领域。国内对该领域关键技术的研究起步较晚,目前远远滞后于国外。

国内目前抗辐射分立器件、抗辐射工艺开发、数字电路抗单粒子加固技术等方面已经有所进展,但在标准BCD工艺下针对抗辐射智能功率集成电路加固技术的研究还较少。因此在该领域的研究对商用航天产业具有重大意义。

本文在此背景下,基于标准BCD工艺,研究辐射效应对BJT、MOS、LDMOS等器件的影响,分析了辐射效应对预降压、基准、跨阻放大器等关键子电路的影响。在标准BCD工艺下,从器件和电路两个层面,提出抗辐射加固措施并验证。

基于以上研究,设计了一款用于光电耦合器的抗辐射光电接收芯片和一款抗辐射Buck型DC-DC芯片。具体研究内容及主要创新如下:1.研究BJT管和MOS 管的总剂量辐射效应产生机理,分析了双极晶体管的电流增益衰减和MOS晶体管的阈值电压漂移、漏电流增加等总剂量辐射效应对功率集成电路的影响。

为提高芯片抗总剂量辐射能力,采用环栅MOS管结构对器件进行加固,利用Sentaurus仿真平台,在0.18μm标准BCD工艺下,对环栅MOS管等效宽长比计算模型进行仿真验证。为采用环栅MOS器件进行电路设计和仿真,在Cadence中建立环栅MOS器件单元库。

b字形环栅无法实现小宽长比并且宽长比计算准确性不足,宽长比计算最大

误差可达30%。为此,本文提出8字形环栅结构来弥补b字形环栅在应用中的不足,计算误差控制在6%以内。

2.研究NMOS功率管和NLDMOS功率管的总剂量辐射效应,在标准BCD工艺下分别提出了华夫饼版图结构和跑道形版图结构,对总剂量漏电效应进行加固,并

通过流片及辐照实验进行验证,加固后的两种功率管抗总剂量能力均大于

300krad(Si)。研究辐照偏置和总剂量辐射效应的关系,分析不同偏置对器件总剂量效应的影响,并通过实验进行验证,为电路设计和辐照实验中选择合适的偏置

条件提供准确依据。

3.基于标准BCD工艺研究并设计抗辐射功率集成电路常用到的几个关键子

电路模块。基于BJT管的辐射损伤情况,研究预降压电路在辐射下的性能退化,

采用DTMOS对BJT管进行替代,并使用环栅MOS器件,重新设计抗辐射预降压电路。

基准电压源和预降压电路原理类似,也采用DTMOS和环栅MOS器件对基准电压源进行加固设计,并进行流片验证,基准电压偏移量在总剂量为200krad(Si)

时达到34mV最大值,总剂量为300krad(Si)时为18mV。设计用于抗辐射光耦芯片的跨阻放大器,针对光探测器辐射后的响应度退化效应,引入了增益自调节机制,增大跨阻放大器动态输入范围,提高了光耦芯片抗总剂量能力。

针对光耦芯片可能出现的单粒子瞬变效应,设计了瞬变检测与屏蔽电路,并

进行仿真验证。4.在0.5μm标准BCD工艺下,研究并设计一款用于10MBd抗辐射光电耦合器的光电接收芯片。

设计用于光电接收芯片的抗辐射基准电流源电路。研究比较器滞回区间、噪声与信号幅值的关系,确定信号最小幅值和滞回区间,设计用于光电接收芯片的迟滞比较器。

为提高光耦芯片的抗辐射能力,使用本文设计的带有增益自调节机制的抗辐射跨阻放大器和抗单粒子瞬变检测与屏蔽电路,并采用本文建立的环栅MOS器件单元库,对芯片进行加固设计并仿真。对芯片进行流片及总剂量辐照实验验证,未加固的芯片在总剂量累积到50krad(Si)时失效,加固后的芯片在总剂量累积

到400krad(Si)时仍正常工作。

5.在0.18μm标准BCD工艺下,研究并设计一款抗辐射Buck型DC-DC芯片。选用片内集成双N管的谷值电流模Buck架构,并从工艺器件选型、器件加固设计、关键子电路设计、版图设计等多个层面对芯片进行抗总剂量辐射加固。

最终设计芯片实现输入电压6V~15V,输出电压1.2V,输出电流2A,抗总剂量大于300krad(Si)。仿真验证通过后,进行流片封装及辐照测试。

实验结果表明未加固的芯片在总剂量累积到150krad(Si)时失效,加固芯片在累积总剂量为350krad(Si)时仍可正常工作。