超大规模集成电路中基于OCV的时序收敛方法

(2)由于互联材料和电介质材料的硬度不同 , 将 导致化学机械抛光 (CMP)工艺的偏差 , 进而造成互联 线厚度的差异。Star - RCXT可以对此问题进行建模 , 在 ITF文件中 , 参数“TH ICKNESS -VS -DENSITY”(用 于凹陷参数 , dishing)和“TH ICKNESS -VS -W IDTH AND -SPAC ING”(用 于 腐 蚀 参 数 , erosion ) , Star RCXT会从工艺文件中查找相关物理参数 , 进而在正 常的电阻电容值中加上参数偏差。
电子 ·电路
2009年第 22卷第 7期
超大规模集成电路中基于 OCV的时序收敛方法
陈 祺 , 林平分 , 张 玥
(北京工业大学 嵌入式系统重点实验室 , 北京 100022)
摘 要 当芯片设计进入深亚微米 , 片上工艺偏差 (OCV )造成的时序不确定性 , 成为超大规模集成电路时 序收敛中的关键问题 , 单纯使用传统时序分析方法 , 已不能完全达到时序收敛的要求 。文中首先介绍了静态时 序分析方法 , 阐述了深亚微米下 OCV分析对时序收敛的重要性 , 并提出对 OCV问题建模和分析的方法 。最后通 过一个具体的设计实例 , 运用基于 OCV的时序分析方法达到时序收敛 。
通过 Star - RCXT对工艺参数的建模 , 可以从 版图中提取不同工艺参数敏感度下的寄生参数 , 将其读入 Prime Time - SI, 供静态时序分析时用 。
4 基于 OCV 的 Prime Time 静态时序分析
基于 OCV的静态时序分析有别于传统的时序分析方 法 , 其需要在传统的分析方法上对在工艺偏差出现时晶体 管及互联线的延时信息进行分析。在传统的分析方法中 , 设置分析模式为 BC - WC, 即
set -operating -conditions - analysis -type bc -wc 基于 OCV 的时序分析中 , 设置
set -operating -conditions - analysis -type on -chip
-va ria tion 从表 1中可以看出这两种分析方式的差别 。 表 1 BC W- C 与 OCV 静态时序分析比较
对工艺参数进行建模以后 , 就可以用其对模 块级设计以及全芯片进行非常准确和有效的三维 寄生参 数 提 取 了 。在 ITF ( Interconnect Technology File)文件中 , 提供了建模的参量 [ 4 - 6 ] , 例如 :
(1)光刻工艺的偏差将导致金属线宽度的偏 差 。深亚微米下为了实现在晶圆上复制刻线就要 求使用附加刻线增强技术 ( RET) , 如 : 光化学邻 近效应修正 (OPC)和相移掩模 ( PSM )技术来克服 光学衍射等问题 。由此带来的偏差是确定的 , 在 ITF文件中 , “ETCH -VS -W IDTH -AND -SPAC ING” “RPSQ -VS -W IDTH -AND -SPAC ING”参量用来描述 由此带来的差异 ;
Keywords deep sub2m icrometer; on chip variation; tim ing closure; modeling
随着工艺进入深亚微米 , 晶体管特征尺寸不 断紧缩 , 由制造引起的对设计的影响 (称为片上工 艺偏差 )越来越不能被忽略 。OCV (片上工艺偏差 ) 是指由于温度上的轻微偏差 、工艺步骤的持续时 间 、化学制剂的浓度 , 以及每只晶圆之间 、同一 晶圆不同晶粒之间及同一晶粒不同晶体管之间的 细微差 异 而 导 致 芯 片 生 产 后 出 现 各 种 各 样 的 结 果 [ 1 ] 。这就是说 , 物理结构相同的晶体管单元会 由于其在芯片中所处的物理位置不同而表现出不 同的电气特性 。OCV 会严重影响时序收敛 , 文中 从工程实践的角度出发 , 对 OCV 引入的时序问题 进行分析 , 提出基于 OCV 的时序收敛方法 , 并将
电子科技 /2009年 7月 15日 31
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陈祺 , 等 : 超大规模集成电, 提取方法必须面对越来 越复杂的一系列相关因素 , 包括在铜工艺中 , 为 了使其免受四周电介质的影响 , 使用镀层来对铜 线进行保护 [ 3 ] 。在这些带镀层的铜线中 , 电流更 容易从走线的铜部分流过 , 而外面的镀层主要决 定电容 , 因此电阻的等效线尺寸和电容的等效线 尺寸是不同的 。在铜工艺中 , CM P会磨损铜线的 顶端 , 不同的走线厚度会引起互连电阻和电容的 变化 , 从而导致等长走线也会有不同的寄生时延 等等 。
关键词 深亚微米 ; 片上工艺偏差 ; 时序收敛 ; 建模 中图分类号 TN47 文献标识码 A 文章编号 1007 - 7820 (2009) 07 - 030 - 04
A M ethod of T im ing C losure Ba sed on OCV in the VL S I D esign
其与传统的静态时序分析方法相比较 。
1 静态时序分析与 OCV
时序验证方面主要有两种分析方法 : 静态时 序分析和动态时序分析 。静态时序分析是相对于 动态时序分析而言的 , 动态分析是指利用逻辑仿 真器验证功能时序 , 它以逻辑模拟方式进行 , 输 入向量作为 激励 , 在 验证 功能 的同 时验 证时 序 。 但是随着逻辑规模增大 , 所需要的向量数量以指 数增长 , 验证所需时间占到整个设计周期的 60% , 而最大的问题是难以保证足够的覆盖率 。这种方 法已越来越少地用于时序验证 , 取而代之的是静 态时序分析 。
图 2 保持时间 (Hold Tim ing)
然而由于芯片内时序路径 的延 时会随 温度 、 电压 、工艺参 数等 变化 而变 化 , 传 统的 BC -WC (“最大延迟 /最小延迟 ”)进行时序分析来核准时序 是否收敛的方法 , 是建立在对某一种或几种基本 测试结构进行这 3种参数敏感度的统计分析 , 然后 假定由此产生的参数偏差是在适应于所有设计的 基础上进行分析的 。即在温度 、电压 、工艺参数 变化的情况下 , 找出路径的最大延迟来分析和检 查建立时间是否满足要求 , 最小延迟来分析和检 查保持时间是否满足设计要求 。这样的方法对于 0118μm 及其以上工艺都是大体适用的 , 但是到了 深亚微米工艺 , 这种对于工艺参数偏差的假设就 不再成立 。即不同的电路会呈现出不同的参数敏 感度 , 由此造成在芯片中一部分电路的时序路径 表现出最大延迟 , 一部分电路的时序路径没有表 现为最大延迟甚至表现为最小延迟 。这样 , 传统
建立时间
保持时间
分析模式 发送数据 接收数据 发送数据 接收数据 路径延时 路径延时 路径延时 路径延时
BC W- C OCV
最大 最大
最大 最小
最小 最小
最小 最大
由于在 OCV 情况下 , 对发送数据路径和接收 数据路径分别采用最大和最小延时来检查建立时 间和保持时间 , 这样做虽然在理论上能将工艺中 可能发生的偏差都涵盖到时序分析中 , 但也不可 避免的导致设计过分悲观 , 使得工程成本大大增 加 。所以在工程中将采取两次静态时序分析的方 法 , “slow - chip ”分析时的最大延时参数采用工艺 参数最坏情况下的延时参数 , 最小延时参数则较 前者稍小 。“fast - chip ”分析时的最小延时参数采 用工艺参数最好情况下的延时参数 , 最大延时参 数则较前者稍大 。这样 , 即能覆盖工艺偏差的大 部分转角 , 也不会对工程造成过约束的浪费 , 从 而在保证时序收敛的前提下达到降低成本的目的 。
2 深亚微米时序分析流程
图 1 建立时间
如图 2为静态时序分析时对两个相邻同步触发 器间的保持时间 (Hold Tim ing)的定义 。
如上所述 , 为了达到时序收敛 , 深亚微米物 理设计时序分析流程将更加复杂 。静态时序分析 的精度受到越来越多物理效应的影响 , 于是对工 艺效应进行建模成为了时序分析的关键 , 其工艺 效应包括器件的栅长 、栅宽 、片上互联差异 、层 间电介质密度差异 、过孔电容 、空气间隙等等效 应 。通过对物理效应的建模 , 进行片上晶体管及 连线的寄 生 参 数 提 取 , 反 标 回 网 表 中 进 行 基 于 OCV 的静态时序分析 。文中是基于 Synop sys 后端 设计平台 Galaxy进行 。 Star - RCXT是电路寄生参 数提取工具 , Prime Time是静态时序分析工具 , 其 支持 OCV 建模 。时序分析流程 , 如图 3所示 。
收稿日期 : 2008209205 作者简介 : 陈 祺 (1984 - ) , 女 , 硕士研究生 。研究方向 : 集成电路的物理设计 。林平分 ( 1947 - ) , 女 , 教授 , 博士 生导师 。研究方向 : DSP、ASIC芯片开发和嵌入式系统设 计 。张 玥 ( 1986 - ) , 女 , 硕士研究生 。研究方向 : 集成 电路物理设计 。
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超大规模片上系统电路的时序验证 。这种分析方 法主要是检查建立时间和保持时间是否满足要求 。 图 1为静态时序分析时对两个相邻同步触发器间建 立时间 ( Setup Tim ing)的定义 。
的基于 BC -WC 的时序分析方法将不再准确 。此 外 , 在深亚微米工艺下 , 线延迟超过门延迟在路 径中占主导地位 [ 2 ] , 而片上镀金属层过程随着设 计复杂度以及工艺复杂度的增加也会给互联延迟 带来更多的不确定性 。因此 , 如何对工艺带来的 不确定性进行建模也成为了当前静态时序分析的 一大难题 。
图 3 深亚微米时序分析流程
3 Star - RCXT对工艺参数的建模
超深亚微米设计中 , 互连线的平均延时与单 元本征的门延时相比已经成为主要因素 。造成互 连线可变性的一个主要原因是贯穿于整个晶圆制 造过程中的一系列化学机械研磨 ( CM P)步骤 、显 影和刻蚀所带来的光化学接近效应等等 。这些步 骤会引起整个晶圆表面以及晶粒表面厚度和金属 线宽等的变化 , 进而导致互联线表现出不同的电 气特性 。在 0118μm 及其以上工艺通常利用 Star RCXT进行二维寄生参数提取 。