HDL实验报告

HDL实验报告专业：电子科学与技术学号：1062910112姓名：李斌斌指导教师：梁瑞宇实验一Modelsim 仿真软件的使用一、实验目的（1）熟悉Modelsim 软件；（2）掌握Modelsim 软件的编译、仿真方法（3）熟练运用Modelsim 软件进行HDL 程序设计开发二、实验步骤（1）学习，练习使用Modelsim软件（2）用 Verilog HDL 程序实现一个异或门，Modelsim 仿真，观察效果三、实验结果（a）程序：module yhm（a,b,c）;input a,b;output c;assign c=a^b;endmodulemodule t_yhm;reg a,b;wire c;initialbegina=1’b0;b=1’b0;#10 a=1’b1;b=1’b0;#10 a=1’b0;b=1’b1;#10 a=1’b1;b=1’b1;endyhm u1(a,b,c);endmodule(b)波形四、心得1、只有多练习才能更好的使用软件2、实验编程时要细心仔细3、遇到问题应该多与同学、老师交流4、一定要自己动手编程，找出问题所在才能有所收获5、通过仿真我们才能知道自己编写的程序是否正确实验二简单组合电路设计一、实验目的（1）掌握基于Modelsim 的数字电路设计方法；（2）熟练掌握HDL 程序的不同实现方法二、实验内容设计一个三人表决器（高电平表示通过），实验内容如下：（1）三个人，一个主裁判，两个副裁判；（2）规则：只要主裁判同意，输出结果为通过；否则，按少数服从多数原则决定是否通过。

使用 Verilog HDL 程序实现上述实验内容，并使用modelsim 仿真(要求：至少使用两种方法实现上述实验内容和testbench)。

三、实验结果1、程序（a）module bjq(a,b1,b2,c);input a,b1,b2;output c;assign c=a^((!a)&b1&c2);endmodule(b)module bjq(a,b1,b2,c);input a,b1,b2;output c;reg c;always@(a or b1 or b2)beginif (a)c=1;elseif (b1&b2)c=1;elsec=0;endendmodulemodule t_bjq;reg ain,b1in,b2in;wire cout;initialbeginain=1;b1in=0;b2in=0;#50 ain=1;b1in=1;b2in=0;#50 ain=1;b1in=0;b2in=1;#50 ain=1;b1in=1;b2in=1;#50 ain=0;b1in=0;b2in=0;#50 ain=0;b1in=1;b2in=0;#50 ain=0;b1in=0;b2in=1;#50 ain=0;b1in=1;b2in=1;$stop;endbjq test(.a(ain),.b1(b1in),.b2(b2in),.c(cout));endmodule2、波形四、心得体会1、注意变量的遍历2、每一个问题都不止有一种解决方法，学会寻求简便的方法完成任务3、要熟悉掌握数电知识并且灵活运用实验三二进制全加器设计一、实验目的（1）熟悉Verilog HDL 元件例化语句的作用（2）熟悉全加器的工作原理（3）用Verilog HDL 语言设计四位二进制全加器，并仿真，下载验证其功能二、实验原理（1）一位全加器原理：Ai，Bi 分别是两个二进制位，Ci-1 是前级进位，Ci 是进位，Si 是加法结果。

表达式:Si=A i⊕Bi⊕Ci-1 ;Ci-1=Ai&Bi+Ai&Ci-1+Bi&Ci-1 ;⑵四位全加器：四个一位全加器串联；三、实验内容（1）用Verilog HDL 语言描述一位全加器，并使用modelsim 仿真验证结果。

（2）用Verilog HDL 元件例化语句实现四位全加器，modelsim 仿真并下载到实验箱，用按键模拟输入，led 灯模拟输出，验证结果。

（3）设计程序将加法结果分开输出，即十位数和个位数分别用四位数组表示。

四、实验结果（1）、程序module qjq1 (a, b, c, cout, out);input a, b, c;output cout, out;assign cout =a~^b~^c;assign out = (a & b) | (a &c) | (b & c);波形（2）、程序2Module qjq4(ad1,ad2,c,sc,ss);input [3:0] ad1,ad2;input c;output [3:0] ss;output sc;wire c1,c2,c3;qjq1 u1(ad1[0],ad2[0],c,c1,ss[0]); qjq1 u2(ad1[1],ad2[2],c1,c2,ss[1]); qjq1 u3(ad1[2],ad2[2],c2,c3,ss[2]); qjq1 u4(ad1[3],ad2[3],c3,sc,ss[3]);endmodulemodule t_qjq4;reg [3:0] ad1,ad2;reg c;wire sc;wire [3:0]ss;initialbeginad1=4'b0;forever#10 ad1=ad1+4'b1;endinitialbeginad2=4'b0;forever#160ad2=ad2+4'b1;endinitialbeginc=0;forever#2560 c=~c;endqjq4 u3(ad1,ad2,c,sc,ss); endmodule波形（3）module qjq4(ad1,ad2,c,sc,ss);input [3:0] ad1,ad2;input c;output [3:0] ss ,sc;qjq1 u1(ad1[0],ad2[0],c,sc[1],ss[0]);qjq1 u2(ad1[1],ad2[2],sc[0],sc[1],ss[1]); qjq1 u3(ad1[2],ad2[2],sc[1],sc[2],ss[2]); qjq1 u4(ad1[3],ad2[3],sc[2],sc[3],ss[3]); assign ss={sc,ss}/4’b1010;assign sc={sc,ss}%4’b1010;endmodulemodule t_qjq4;reg [3:0] ad1,ad2;reg c;wire [3:0]sc;wire [3:0]ss;initialbeginad1=4'b0;forever#10 ad1=ad1+4'b1;endinitialbeginad2=4'b0;forever#160 ad2=ad2+4'b1;endinitialbeginc=0;forever#2560 c=~c;endqjq4 u3(ad1,ad2,c,sc,ss);endmodule五、心得体会1、实验前一定要做好预习准备工作2、可以把复杂的问题分解为数个小问题，逐个解决，最终达到目的，就像数全加器，整体复杂，其实单个全加器就简单得多3、多位变量进行遍历是，要注意倍数关系4、要熟悉掌握数电知识并且灵活运用六、思考题在仿真时，输出结果会有毛刺，采用什么方法可以消除毛刺？答：利用D触发器可以消除毛刺实验四二进制计数器设计一、实验目的（1）熟悉Verilog HDL 时序电路的设计方法；（2）了解清零和使能的概念，以及同步清零和异步清零的区别（3）用Verilog HDL 语言设计二进制计数器，并仿真；二、实验原理一般计数器可以分为两类：加法计数器和减法计数器。

加法计数器每来一个脉冲计数值加1；减法计数器每来一个脉冲计数器值减1；有时将两者做在一起称可逆计数器。

三、实验内容及步骤（1）编程实现二进制计数器并仿真。

按实验原理要求编写一个二进制计数器，并仿真。

module counter (count, clk, reset);output [3:0] count;input clk, reset;reg [3:0] count;always @ (posedge clk or posedge reset)if (！reset)count = 4'h00;elsecount <= count + 4'h01;endmodule自行编写testbench 文件（2）编程实现十进制计数器，含同异步清零端和进位输出端，编程实现，并modelsim 仿真。

（3）增加预置功能（增加五位输入引脚），实现任意的五位二进制数的计数器。

四、实验结果（1） module t_counter;reg reset,clk;wire [3:0] count;initialbeginclk = 0;forever #10 clk=~clk;endinitialbeginreset=1;#5 reset=~reset;#10 reset=~reset;#50 reset=~reset;#10 reset=~reset;endcounter u1(count,clk,reset);endmodule;(2)、module counter (sc,count, clk, reset); output [3:0] count;output reg sc;input clk, reset;reg [3:0] count;always @ (posedge clk or negedge reset)if (!reset)begincount <= 4'b0000;sc <= 1'b0;endelseif(count==4'b1010)beginsc<=1'b1;count<=4'b0000;endelsebeginsc<=1'b0;count<=count+4'b0001;endendmodulemodule testbench;reg reset,clk;wire [3:0] count;wire sc;initialbeginclk = 0;forever #10 clk=~clk;endinitialbeginreset=1;#15 reset=~reset;#25 reset=~reset;#40 reset=~reset;#55 reset=~reset;endcounter u1(sc,count,clk,reset); endmodule（3）、module counter (sc,count,ina, reset); output [3:0] count;output reg sc;input reset;input [4:0] ina;reg [3:0] count;always @ (ina or negedge reset)if (!reset)begincount <= 4'b0000;sc <= 1'b0;endelseif(count==4'b1010)beginsc<=1'b1;count<=4'b0000;endelsebeginsc<=1'b0;count<=count+4'b0001; endendmodulemodule testbench;reg [4:0]ina;reg reset;wire [3:0] count;wire sc;initialbeginina=5'b0;forever #10 ina=ina+5'b1;endinitialbeginreset=1;#15 reset=~reset;#25 reset=~reset;#40 reset=~reset;#55 reset=~reset;endcounter u1(sc,count,ina,reset); endmodule五、心得体会1、学会利用复位信号，时钟清零2、可以利用计数器来实现分频功能3、if判断应与敏感表里的敏感沿相同4、预置等同于变相的清零实验六动态数码管显示一、实验目的1．进一步了解FPGA的设计流程和加深对Quatus II的使用。