数字电路与系统设计第六章习题
数字电子技术第五版阎石 第五版第6章的 习题答案
第六章习题课后一、选择题1．PROM和PAL的结构是。
A.PROM的与阵列固定，不可编程B. PROM与阵列、或阵列均不可编程C.PAL与阵列、或阵列均可编程D. PAL的与阵列可编程2．PAL是指。
A.可编程逻辑阵列B.可编程阵列逻辑C.通用阵列逻辑D.只读存储器3．当用异步I/O输出结构的PAL设计逻辑电路时，它们相当于。
A.组合逻辑电路B.时序逻辑电路C.存储器D.数模转换器4．PLD器件的基本结构组成有。
A.输出电路B.或阵列C. 与阵列D. 输入缓冲电路5．PLD器件的主要优点有。
A.集成密度高B. 可改写C.可硬件加密D. 便于仿真测试6．GAL的输出电路是。
A.OLMCB.固定的C.只可一次编程D.可重复编程7．PLD开发系统需要有。
A.计算机B. 操作系统C. 编程器D. 开发软件8．只可进行一次编程的可编程器件有。
A.PALB.GALC.PROMD.PLD9．可重复进行编程的可编程器件有。
A.PALB.GALC.PROMD.ISP-PLD10．ISP-PLD器件开发系统的组成有。
A.计算机B.编程器C.开发软件D.编程电缆11．全场可编程（与、或阵列皆可编程）的可编程逻辑器件有。
A.PALB.GALC.PROMD.PLA12.GAL16V8的最多输入输出端个数为。
A.8输入8输出B.10输入10输出C.16输入8输出D.16输入1输出13一个容量为1K×8的存储器有个存储单元。
A.8B. 8192C.8000D. 8K14．要构成容量为4K×8的RAM，需要片容量为256×4的RAM。
A. 8B.4C. 2D.3215．寻址容量为16K×8的RAM需要根地址线。
A. 8B. 4C.14D.16KE. 1616．RAM的地址码有8位，行、列地址译码器输入端都为4个，则它们的字线加位线共有条。
A.8B.16C.32D.25617．某存储器具有8根地址线和8根双向数据线，则该存储器的容量为。
数字电路答案第六章
第六章可编程逻辑器件PLD可编程逻辑器件PLD是由用户借助计算机和编程设备对集成电路进行编程，使之具有预定的逻辑功能，成为用户设计的ASIC芯片。
近年来，可编程逻辑器件从芯片密度上、速度上发展相当迅速，已成为集成电路的一个重要分支。
本章要求读者了解PLD器件的工作原理，掌握用可编程逻辑器件设计数字电路的方法。
为掌握使用电子设计自动化和可编程逻辑器件设计电路系统的后续课程打下良好的基础。
第一节基本知识、重点与难点一、基本知识（一）可编程逻辑器件PLD基本结构可编程逻辑器件PLD包括只读存储器ROM、可编程只读存储器PROM、可编程逻辑阵列PLA、可编程阵列逻辑PAL、通用阵列逻辑GAL和可擦写编程逻辑器件EPLD等。
它们的组成和工作原理基本相似，其基本结构由与阵列和或阵列构成。
与阵列用来产生有关与项，或阵列把所有与项构成“与或”形式的逻辑函数。
在数字电路中，任何组合逻辑函数均可表示为与或表达式，因而用“与门－或门”两级电路可实现任何组合电路，又因为任何时序电路是由组合电路加上存储元件（触发器）构成的，因而PLD的“与或”结构对实现数字电路具有普遍意义。
（二）可编程逻辑器件分类1.按编程部位分类PLD有着大致相同的基本结构，根据与阵列和或阵列是否可编程，分为三种基本类型：（1）与阵列固定，或阵列可编程；（2）与或阵列均可编程；（3）与阵列可编程，或阵列固定。
2.按编程方式分类（1）掩膜编程；（2）熔丝与反熔丝编程；（3）紫外线擦除、电可编程；（4）电擦除、电可编程；（5）在系统编程（Isp）。
（三）高密度可编程逻辑器件HDPLD单片高密度可编程逻辑器件HDPLD（High Density Programmable Logic Device）芯片内，可以集成成千上万个等效逻辑门，因此在单片高密度可编程逻辑器件内集成数字电路系统成为可能。
HDPLD器件在结构上仍延续GAL的结构原理，因而还是电擦写、电编程的EPLD 器件。
数字电路及系统设计课后习题答案
(1)AC+AB+BC+ACD=A+BC
(2)AB+AC+(B+C)D=AB+AC+D
(3)BCD+BCD+ACD+ABCD+ABCD+BCD+BCD=BC+BC+BD
(4) ABC+BC+BCD+ABD=A + B +C+D
证明：略
2.6已知ab+ab=ab,ab+ab=ab,证明：
（1）abc=abc
（2） abc=abc
证明：略
2.7试证明：
（1）若ab+ a b=0则a x+b y=ax + by
（2）若a b+ab=c，则a c + ac=b
证明：略
2.8将下列函数展开成最小项之和：
（1）F（ABC）=A+BC
（2） F（ABCD）=（B+C）D+(A+B) C
（3） F(ABC)=A+B+C+A+B+C
(3)F（ABC）=∏M(1,3,4,5,7)
2.10试写出下列各函数表达式F的F和F的最小项表达式。
（1）F=ABCD+ACD+BCD
（2）F=AB+AB+BC
解：（1）F=∑m(0,1,2,3,5,6,7,8,9,10,13,14)
F'=∑m(1,2,5,6,7,8,9,10,12,13,14,15)
（2）9+8=（1001）8421BCD+（1000）8421BCD=1 0001+0110=（1 0111）8421BCD=17
数字电路与系统设计课后习题答案
1、7将下列个数分别转换成十六进制数:(11111111)2,(377)8,(255)10
解:结果都为(FF)16
1、8转换下列各数,要求转换后保持原精度:
解:(1、125)10=(1、0010000000)10——小数点后至少取10位
(0010 1011 0010)2421BCD=(11111100)2
A-B=(90)10-(47)10=(43)10
C×D=(84)10×(6)10=(504)10
C÷D=(84)10÷(6)10=(14)10
两种算法结果相同。
1、11试用8421BCD码完成下列十进制数的运算。
解:(1)5+8=(0101)8421BCD+(1000)8421BCD=1101 +0110=(1 0110)8421BCD=13
(2)9+8=(1001)8421BCD+(1000)8421BCD=1 0001+0110=(1 0111)8421BCD=17
（3）58+27=(0101 1000)8421BCD+(0010 0111)8421BCD=0111 1111+0110=(1000 0101)8421BCD=85
(4)9-3=(1001)8421BCD-(0011)8421BCD=(0110)8421BCD=6
1、1将下列各式写成按权展开式:
(352、6)10=3×102+5×101+2×100+6×10-1
(101、101)2=1×22+1×20+1×2-1+1×2-3
(54、6)8=5×81+54×80+6×8-1
数字电路与逻辑设计 徐秀平 第六章答案
读/写信号： W R 片选信号： CS
地址线： A0 ~ A7 , A8 , A9 读/写信号： W R
五邑大学
6.3 半导体存储器容量扩展
每一片256×8的A0～ A7可提供28＝256个地址，为0～0到1～1，用扩展 的字A8、 A9构成的两位代码区别四片256×8的RAM，即将A8、 A9译成四 个低电平信号，分别接到四片256×8RAM的CS ，如下表 数
内容丢失)，不能随便撕下。 586以后的ROM BIOS多采用E2PROM(电可擦写只
读ROM)，通过跳线开关和系统配带的驱动程序盘，可
以对E2PROM进行重写，方便地实现BIOS升级。
五邑大学
6.1 半导体存储器的分类
ROM存储器的应用实例
数 字 电 路 与 逻 辑 设 计
• U盘是采用flash memory(也称闪存)存储技术的USB设备. USB （Universal Serial Bus）指“通用串行接口”，用 第一个字母U命名，所以简称“U盘”。 • 最新的数码存储卡是一种不需要电来维持其内容的固态
1
2
1
0
D1 W1 W2 W3
1
0
D2 W0 W2 W3
D3 W1 W3
存 储 内 容 D3 D2 D1 D0
3
1
0
1
0
0
1 0 1
1
0 1 1
0
1 1 1
1
0 1 0
存储器的容量：存储器的容量=字数（m）×字长（n）
五邑大学
6.3 半导体存储器容量扩展
1．位扩展
数 用8片1024（1K）×1位RAM构成的1024×8位RAM系统。 字 I/O I/O I/O 电 I/O I/O I/O 路 ... 102 4×1R AM 102 4×1R AM 102 4×1R AM 与 A A ... A R/W CS A A ... A R/W CS A A ... A R/W CS 逻 辑 A A 设A 计 R/W
《数字电路与系统设计》第6章习题答案
解：1）分析电路结构：略
2）求触发器激励函数：略
3)状态转移表：略
4)逻辑功能：实现串行二进制加法运算。X1X2为被加数和加数，Qn为低位来的进位，Qn+1表示向高位的进位。且电路每来一个CP，实现一次加法运算，即状态转换一次。
例如X1=110110，X2=110100，
则运算如下表所示：LSBMSB
RD
6.24试写出图6.24中各电路的状态编码表及模长。
解：（1）异步清0，8421BCD码（2）异步置9 5421BCD码
Q3Q2Q1Q0
Q0Q3Q2Q1
0000
0001
0010
0011
0100
M=5
0000
0001
0010
0011
0100
1000
1001
1100
M=8
6.25试用7490设计用8421BCD编码的模7计数器。（1）用R01、R02作反馈端；（2）用S91、S92作反馈端。
10000
11000
11100
11110
11111
01111
00111
00011
00001
0
0
0
0
0
1
。
6.39试写出图6.39的74194输出端的编码表及数据选择器输出端F处的序列信号。
解：F处的序列为：0100001011。
6.40写出图6.40中74161输出端的状态编码表及74151输出端产生的序列信号。
解：题6.7的状态转移表
X
Q4n
Q3n
Q2n
Q1n
Q4n+1
Q3n+1
VHDL数字电路设计教程第六章习题答案
P6.1library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity chp6_1 isport(clk:in std_logic;d_out:out std_logic_vector(5 downto 0)); end;architecture bhv of chp6_1 issignal count: std_logic_vector(5 downto 0); signal temp: std_logic_vector(5 downto 0); beginprocess(clk)beginif clk'event and clk='1' thencount<= count+1;if count="100000" then count<="000000";end if;end if;end process;process(clk)beginif clk'event and clk='0' thentemp<=temp+1;if temp="0111111" then temp<="000000"; end if;end if;end process;d_out<=count+temp;end;P6.3solution1library ieee;use ieee.std_logic_1164.all;entity chp6_3 isport(x:in std_Logic_vector(7 downto 1);y:out std_logic_vector(2 downto 0)); end;architecture bhv of chp6_3 isbeginprocess(x)beginif x(7)='1' then y<="111";elsif x(6)='1' then y<="110";elsif x(5)='1' then y<="101";elsif x(4)='1' then y<="100";elsif x(3)='1' then y<="011";elsif x(2)='1' then y<="010";elsif x(1)='1' then y<="001";else y<="000";end if;end process;end;solution2library ieee;use ieee.std_logic_1164.all;entity chp6_3_2 isgeneric(n:integer:=3);port(x:in std_logic_vector(2**n-1 downto 0);y:out integer range 0 to 2**n-1); end;architecture bhv of chp6_3_2 isbeginprocess(x)variable temp:integer range 0 to 2**n-1; beginfor i in x'range loopif x(i)='1' thentemp:=i;exit;end if;end loop;y<=temp;end process;end;P6.4library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity chp6_4 isgeneric (n:integer:=8);port(clk:in std_logic;clk_out:out std_logic);end;architecture bhv of chp6_4 issignal rst:std_logic;signal temp:std_logic_vector(2 downto 0); beginprocess(clk,rst)beginif rst='1' thentemp<="000";elsif clk'event and clk='1' thentemp<=temp+1;end if;end process;rst<='1' when temp="111" else'0';clk_out<=temp(2);end;P6.5library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity chp6_5 isgeneric (n:integer:=7);port(clk:in std_logic;clk_out:out std_logic);end;architecture bhv of chp6_5 issignal temp:std_logic_vector(2 downto 0); signal cout:std_logic;beginprocess(clk)beginif clk'event and clk='1' thentemp<=temp+1;if temp="110" then temp<="000";end if;end if;end process;cout<='1' when temp="110" else'0';clk_out<=cout;end;P6.6library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity chp6_6 isport(clk,start,stop,reset:in std_logic;dig1,dig2,dig3:out std_logic_vector(3 downto 0)); end;architecture bhv of chp6_6 issignal sec1:integer range 0 to 10;signal sec2:integer range 0 to 6;signal min:integer range 0 to 10;beginprocess(clk,start, stop,reset)variable count1:integer range 0 to 10;variable count2:integer range 0 to 6;variable count3:integer range 0 to 10;beginif reset='1' thencount1:=0;count2:=0;count3:=0;elsif clk'event and clk='1' thenif start='1' and stop='0' thencount1:=count1+1;if count1=10 thencount1:=0;count2:=count2+1;if count2=6 thencount2:=0;count3:=count3+1;if count3=10 thencount3:=0;end if;end if;end if;end if;end if;sec1<=count1;sec2<=count2;min<=count3;end process;dig1<=conv_std_logic_vector(sec1,4);dig2<=conv_std_logic_vector(sec2,4);dig3<=conv_std_logic_vector(min,4);end;P6.8use ieee.std_logic_1164.all;entity chp6_8 isgeneric(n:integer:=8);port(input:in std_logic_vector(n-1 downto 0);output:out std_logic);end;architecture bhv of chp6_8 isbeginprocess(input)variable temp:std_logic_vector(n-1 downto 0); begintemp(0):=input(0);for i in 1 to n-1 looptemp(i):=input(i) xor temp(i-1);end loop;output<=temp(n-1);end process;end;P6.9library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity chp6_9 isgeneric(n:integer:=4);port(input:std_logic_vector(n-1 downto 0);output:out integer range 0 to n);end;architecture bhv of chp6_9 isbeginprocess(input)variable temp:integer range 0 to n;begintemp:=0;for i in 0 to n-1 loopif input(i)='1' thentemp:=temp+1;end if;end loop;output<=temp;end process;end;P6.10use ieee.std_logic_1164.all;entity chp6_10 isgeneric(n:integer :=8);port(din:in integer range 0 to n-1;dout:out std_logic_vector(n-1 downto 0));end;architecture bhv of chp6_10 isbeginprocess(din)beginfor i in 0 to n-1 loopif din=i then dout<=(i=>'1', others=>'0');end if;end loop;end process;end;P6.16library ieee;use ieee.std_logic_1164.all;entity chp6_16 isgeneric (n:integer:=8);port(a,b:in std_logic_vector(n-1 downto 0);cin:in std_logic;s:out std_logic_vector(n-1 downto 0);cout:out std_logic);end;architecture bhv of chp6_16 issignal carry:std_logic_vector(n downto 0);beginprocess(a,b,cin,carry)begincarry(0)<=cin;for i in 0 to n-1 loops(i)<=a(i) xor b(i) xor carry(i);carry(i+1)<=(a(i) and b(i)) or (a(i) and carry(i)) or (b(i) and carry(i));end loop;cout<=carry(n);end process;end;说明：本次答案均为课上讨论过的，P6.11-P6.15均可参考第五章答案，可以利用对应语句将其放入进程中。
数字逻辑电路及系统设计习题答案
第1章习题及解答1.1 将下列二进制数转换为等值的十进制数。
（1）（11011）2 （2）（10010111）2（3）（1101101）2 （4）（11111111）2（5）（0.1001）2（6）（0.0111）2（7）（11.001）2（8）（101011.11001）2题1.1 解：（1）（11011）2 =（27）10 （2）（10010111）2 =（151）10（3）（1101101）2 =（109）10 （4）（11111111）2 =（255）10（5）（0.1001）2 =（0.5625）10（6）（0.0111）2 =（0.4375）10（7）（11.001）2=（3.125）10（8）（101011.11001）2 =（43.78125）10 1.3 将下列二进制数转换为等值的十六进制数和八进制数。
（1）（1010111）2 （2）（110111011）2（3）（10110.011010）2 （4）（101100.110011）2题1.3 解：（1）（1010111）2 =（57）16 =（127）8（2）（110011010）2 =（19A）16 =（632）8（3）（10110.111010）2 =（16.E8）16 =（26.72）8（4）（101100.01100001）2 =（2C.61）16 =（54.302）81.5 将下列十进制数表示为8421BCD码。
（1）（43）10 （2）（95.12）10（3）（67.58）10 （4）（932.1）10题1.5 解：（1）（43）10 =（01000011）8421BCD（2）（95.12）10 =（10010101.00010010）8421BCD（3）（67.58）10 =（01100111.01011000）8421BCD（4）（932.1）10 =（100100110010.0001）8421BCD1.7 将下列有符号的十进制数表示成补码形式的有符号二进制数。
数字电路与逻辑设计习题-6第六章时序逻辑电路
第六章时序逻辑电路一、选择题1．同步计数器和异步计数器比较，同步计数器的显著优点是 。
A.工作速度高B.触发器利用率高C.电路简单D.不受时钟CP 控制。
2．把一个五进制计数器与一个四进制计数器串联可得到 进制计数器。
A.4B.5C.9D.203．下列逻辑电路中为时序逻辑电路的是 。
A.变量译码器B.加法器C.数码寄存器D.数据选择器4. N 个触发器可以构成最大计数长度（进制数）为 的计数器。
A.NB.2NC.N 2D.2N5. N 个触发器可以构成能寄存 位二进制数码的寄存器。
A.N-1B.NC.N+1D.2N6．五个D 触发器构成环形计数器，其计数长度为 。
A.5B.10C.25D.327．同步时序电路和异步时序电路比较，其差异在于后者 。
A.没有触发器B.没有统一的时钟脉冲控制C.没有稳定状态D.输出只与内部状态有关8．一位8421BCD 码计数器至少需要 个触发器。
A.3B.4C.5D.109.欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同步二进制计数器，最少应使用 级触发器。
A.2B.3C.4D.810．8位移位寄存器，串行输入时经 个脉冲后，8位数码全部移入寄存器中。
A.1B.2C.4D.811．用二进制异步计数器从0做加法，计到十进制数178，则最少需要 个触发器。
A.2B.6C.7D.8E.1012．某电视机水平-垂直扫描发生器需要一个分频器将31500H Z 的脉冲转换为60H Z 的脉冲，欲构成此分频器至少需要个触发器。
A.10B.60C.525D.3150013．某移位寄存器的时钟脉冲频率为100KH Z ，欲将存放在该寄存器中的数左移8位，完成该操作需要 时间。
A.10μSB.80μSC.100μSD.800ms14.若用JK 触发器来实现特性方程为AB Q A Q n 1n +=+，则JK 端的方程为 。
A.J=AB ，K=B A +B.J=AB ，K=B AC.J=B A +，K=ABD.J=B A ，K=AB15．要产生10个顺序脉冲，若用四位双向移位寄存器CT74LS194来实现，需要 片。
《数字电路与系统设计》课后答案
F3：ABCD在8～11之间。
F4：ABCD不等于0。
解：由题意，各函数是4变量函数，故须将
74138扩展为4-16线译码器，让A、B、C、D分别接4-16线译码器的地址端A3、A2、A1、A0， 可写出各函数的表达式如下：
F1(A,B,C,D)
m(0,4,8,12)
= m0m4m8m12
自低位的借位、本位差、本位向高位的借位。
A
－B
F2C
F1
被减数减数
借位
差
4.4设ABCD是一个8421BCD码，试用最少与非
门设计一个能判断该8421BCD码是否大于等于5的电路，该数大于等于5，F=1；否则为0。
解：(1)列真值表
(2)写最简表达式
CD
AB00
00
01
11
10
011110
F = A + BD +BC
B
CF1
A
F2
图P4.2
解：(1)从输入端开始，逐级推导出函数表达式
F1=A⊕B⊕C
F2= A(B⊕C) +BC
= A BC + ABC + ABC + ABC
(2)列真值表
(3) 确定逻辑功能
假设变量A、B、C和函数F1、F2均表示一位二进制数，那么， 由真值表可知，该电路实现了全减器的功能。
A、B、C、F1、F2分别表示被减数、减数、来
BC
A00011110
0
1
F1=A+B
00011110
0
1
F2=AB
4.11试将2/4译码器扩展成4/16译码器
A3A2
A1A0
数字逻辑电路与系统设计第6章习题及解答
第6章题解：6.1 试用4个带异步清零和置数输入端的负边沿触发型JK 触发器和门电路设计一个异步余3BCD 码计数器。
题6.1 解：余3BCD 码计数器计数规则为：0011→0100→…→1100→0011→…，由于采用异步清零和置数，故计数器应在1101时产生清零和置数信号，所设计的电路如图题解6.1所示。
CLK13图 题解6.1题6.2 试用中规模集成异步十进制计数器74290实现模48计数器。
题6.2 解：6.3 试用D 触发器和门电路设计一个同步4位格雷码计数器。
题6.3 解：根据格雷码计数规则，Q 3 Q 2Q 1 Q 0计数器的状态方程和驱动方程为:1333031210122202131011110320320100321321321321n n n n n n n nn n n n n n n n n n n n n n n n n n n n n n n n n n n n n n Q D Q Q Q Q Q Q Q Q D Q Q Q Q Q Q Q QD Q Q Q Q Q Q Q QQ D Q Q Q Q Q Q Q Q Q Q Q Q ++++==++==++==++==+++按方程画出电路图即可，图略。
题 6.4 解：反馈值为1010。
十一进制计数器6.5 试用4位同步二进制计数器74163实现十二进制计数器。
74163功能表如表6.4所示。
题 6.5 解：可采取同步清零法实现。
电路如图题解6.5所示。
题 6.6 解： 当M=1时：六进制计数器 当M=0时：八进制计数器图题解6.5图题解6.56.7 试用4位同步二进制计数器74163和门电路设计一个编码可控计数器，当输入控制变量M=0时，电路为8421BCD 码十进制计数器，M=1时电路为5421BCD 码十进制计数器，5421BCD 码计数器状态图如下图P6.7所示。
74163功能表如表6.4所示。
图 P 6.7Q 3Q 2Q 1Q 01010题6.7 解：实现8421BCD 码计数器，可采取同步清零法；5421BCD 码计数器可采取置数法实现，分析5421BCD 码计数规则可知，当21Q =时需置数，应置入的数为：32103000D D D D Q =。
数字电子技术 第六章习题答案
第六章 习题解答6.1. 分析题图P6.1所示电路的功能，列出功能表。
解：图P6.1所示电路的功能表如表6.1所示。
将功能表中各变量数值关系的逻辑函数用对应的“卡诺图”如图6.1所示。
RS 具有约束条件RS ＝0，触发器的逻辑表达式为⎪⎩⎪⎨⎧=+=+0RS Q R S Q n 1n ，根据这一逻辑表达式，P6.1逻辑电路具有基本RS 触发器的逻辑功能，约束条件是SR=0。
6.2同步RS 触发器与基本RS 触发器的主要区别是什么？解：同步RS 触发器与基本RS 触发器的主要区别是基本RS 触发器的RS 输入信号不论任何时刻都是有效的，只要RS 输入的状态组合发生变化，输出Q 的状态跟随发生变化；而同步同步RS 触发器的RS 输入信号只要在CP 时钟脉冲信号有效时段内起作用，只有在这一时段内，输出Q 的状态才跟随RS 输入的状态组合变化而发生变化。
1& & 1QR图 P6.1QR S Q nQ n+1功 能 1 1 1 1 0 1 不用 不用 不允许11 0 0 0 1 0 0 01=+n Q 置0 0 0 1 1 0 1 1 1 11=+n Q 置10 00 00 10 1n n Q Q =+1 保持6.3如图P6.3 (a)所示电路的初始状态为Q =1，R 、S 端和CP 端的信号如图P6.3（b ）所示，画出该同步RS 触发器相应的Q 和Q 端的波形。
解：根据图P6.3 (a)所示电路结构，其功能为同步RS 触发器，电路的特性方程为：⎪⎩⎪⎨⎧=+=+0RS Q R S Q n 1n ，若R=S=1，在CP 时钟脉冲信号为“1”的时段内，触发器的两个输出端的状态均输出“1”，此种情况下，若CP 时钟脉冲信号从“1”状态，跳变为“0”的输入状态，则触发器的两个输出状态为不确定状态。
根据特性方程以及电路的初始状态，作出电路的输出端时序图如图6.3所示。
6.4 主从RS 触发器输入信号的波形如图P6.4（a ）、（b ）所示。
数字逻辑电路与系统设计[蒋立平主编][习题解答]【甄选文档】
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数字逻辑电路与系统设计[蒋立平主编][习题解答]第4章习题及解答4.1 用门电路设计一个4线—2线二进制优先编码器。
编码器输入为3210A A A A ，3A 优先级最高，0A 优先级最低，输入信号低电平有效。
输出为10Y Y ，反码输出。
电路要求加一G 输出端，以指示最低优先级信号0A 输入有效。
题4.1 解：根据题意，可列出真值表，求表达式，画出电路图。
其真值表、表达式和电路图如图题解4.1所示。
由真值表可知3210G A AA A =。
(a)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 0 1 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10000000000000000000000000010100011111010110000103A 2A 1A 0A 1Y 0Y G真值表1Y 3A 2A 1A 0Y GA 00 01 11 100010001111000000001101113A 2A 1A 0A 03231Y A A A A =+00 01 11 1000000011110001000011103A 2A 1A 0A 132Y A A =(b) 求输出表达式(c) 编码器电路图图 题解4.14.3 试用3线—8线译码器74138扩展为5线—32线译码器。
译码器74138逻辑符号如图4.16（a ）所示。
题4.3 解：5线—32线译码器电路如图题解4.3所示。
ENA 0A 1A 2A 3A 4图 题解4.34.5写出图P4.5所示电路输出1F 和2F 的最简逻辑表达式。
译码器74138功能表如表4.6所示。
&01234567BIN/OCTEN &CB A 421&F 1F 2174138图 P4.5题4.5解：由题图可得：12(,,)(0,2,4,6)(,,)(1,3,5,7)F C B A m A F C B A m A====∑∑4.7 试用一片4线—16线译码器74154和与非门设计能将8421BCD 码转换为格雷码的代码转换器。
北京理工大学《数字电路-分析与设计》数电习题答案
第五章习题5-1 图题5-1所示为由或非门组成的基本R-S 锁存器。
试分析该电路，即写出它的状态转换表、状态转换方程、状态图、驱动转换表和驱动方程，并画出它的逻辑符号，说明S 、R 是高有效还是低有效。
解：状态转换表：状态转换驱动表5-2 试写出主从式R-S 触发器的状态转换表、状态转换方程、状态图、驱动转换表和驱动方程，注意约束条件。
解：与R-S 锁存器类似，但翻转时刻不同。
5-3 试画出图5.3.1所示D 型锁存器的时序图。
解：G=0时保持，G=1时Q=D 。
图题5-1 或非门组成的基本R-S 锁存器S R状态转换方程：Q n+1Q n+1=S+RQ n状态转换图： S =Q n+1R=Q n+1 状态转换驱动方程： 逻辑符号： 输入高有效 G D Q图题5-3 D 型锁存器的时序图5-4试用各种描述方法描述D锁存器：状态转换表、状态转换方程、时序图、状态转换驱动表、驱动方程和状态转换图。
5-5锁存器与触发器有何异同？5-6试描述主从式RS触发器，即画出其功能转换表，写出状态方程，画出状态表，画出逻辑符号。
5-7试描述JK、D、T和T'触发器的功能，即画出它们的逻辑符号、状态转换表、状态转换图，时序图，状态转换驱动表，写出它们的状态方程。
5-8试分析图5.7.1(a) 所示电路中虚线内电路Q’与输入之间的关系。
5-9试分析图5.7.1(b)所示电路的功能，并画出其功能表。
5-10试用状态方程法完成下列触发器功能转换：JK→D, D→T, T→D, JK→T, JK→T’, D→T’。
解：JK→D：Q n+1=JQ+KQ，D：Q n+1=D=DQ+DQ。
令两个状态方程相等：D=DQ+DQ =JQ+KQ。
对比Q、Q的系数有：J=D，K=D逻辑图略。
5-11试用驱动表法完成下列触发器功能转换：JK→D, D→T, T→D, JK→T, JK→T’, D→T’。
解：略。
5-12用一个T触发器和一个2-1多路选择器构成一个JK触发器。
数字电路第6章习题参考答案
电路 如图
1010
1001
1000 0111 0110 (b)
19
利用后十一个态，反馈置位信号直接由进位端Oc=QDQCQBQA 引 入，预置数为16-11=5=0101，状态迁移关系如下：
QDQCQBQA 0101
0110 0111
1000
1001 1010 电路 如图
1111
1110
1101
1100
励议程和时钟议程为：F1:(LSB) CP1=CP,J1=Q4,K1=1（书上有错）
F2:
CP2=Q1,J2=K2=1
F3:
CP3=Q2,J3=K3=1
F4:(MSB) CP4=CP,J4=Q1Q2Q3,K4=1
要求：（1）画出该计数器逻辑电路图；
（2）该计数器是模几计数器；
（3）画出工作波形图（设电路初始状态为0000）。
01 01 01 01
00 00 10 10
00 00
3
1001
1010
1111
0000 0001 0010 0011
1000
1011
1100
0100
1101
1110
0111 0110 0101
（3）画出工作波形图（设电路初始状态为0000）。
4
6.3 设计一个计数电路，在CP脉冲作用下，3个触发器QA,QB,QC 及输出C的波形图如图所示（分别选用JK触发器和D触发器）。 QC为高位， QA为低位。
00 1 1 X 0 01 0 0 X X
11 0 0 X X 10 1 1 X X
Q 2n1Q 1nQ 2nQ 1nQ 2n
J 4 Q3nQ2 nQ1n K 4 1 J 3 Q2 nQ1n K 3 Q2 nQ1n J 2 K 2 Q1n
数字设计原理与实践第6章答案
6.20 指出用一块或多块74x138或74x139二进制译码器以及与非门，如何构建下面每个单输出或多输出的逻辑功能（提示：每个实现等效于一个最小项之和）。
解：a ）∑=Z Y X F ,,)7,4,2(b ）∑∏==C B A C B A F ,,,,)2,1,0()7,6,5,4,3(c) ∑=D C B A F ,,,)12,10,2,0(或d) ∑=Z Y X W F ,,,)14,12,10,8,5,4,3,2(e) ∑=Y X W F ,,)5,4,2,0( ∑=Y X W G ,,)6,3,2,1(f) ∑=C B A F ,,)6,2( ∑=E D C G ,,)3,2,0(6.21 图X5-21电路有什么可怕的错误？提出消除这个错误的方法。
解：该电路中两个2-4译码器同时使能，会导致2个3态门同时导通，出现逻辑电平冲突。
为解决这一问题，在EN_L 至1G （或2G ）的线路上加一个反相器，使两路门不可能同时导通。
6.29 二进制加法器的和的第3个数位S 2为输入x 0、x 1、x 2、y 0、y 1、y 2的函数，试写出它的代数表达式：假设c 0=0，不要试图“乘开”或最小化表达式。
解：00000001)(y x c y x y x c ⋅=⋅++⋅=001111111112)()(y x y x y x c y x y x c ⋅⋅++⋅=⋅++⋅= ))((001111222222y x y x y x y x c y x s ⋅⋅++⋅⊕⊕=⊕⊕=6.38 假设要求设计一种新的组件：优化的十进制译码器，它只有十进制输入组合。
与取消6个输出的4-16译码器相比，怎样使这样的译码器价格降至最低？写出价格最低译码器的全部10个输出的逻辑等式。
假设输入和输出高电平有效且没有使能输入。
⋅⋅'C==1ABC=3⋅'Y⋅B⋅'2AY'Y'⋅'⋅'D⋅'AB⋅'CD=CY⋅'0AB⋅=Y'C6A⋅C=7⋅Y⋅BBY'C⋅'BA5A=⋅4A=Y⋅'⋅CBY⋅D98A=ADY'⋅=6.52 画出一个电路的逻辑图，该电路采用74x148判定优先级，要求8个输入I0~I7为高电平有效，I7的优先级最高。
数字集成电路--电路、系统与设计(第二版)课后练习题 第六章 CMOS组合逻辑门的设计-Chapter 6 Designing
4
Chapter 6 Problem Set
VDD F G
A B
A
A B
A
Figure 6.6 Two-input complex logic gate.
11.
Design and simulate a circuit that generates an optimal differential signal as shown in Figure 6.7. Make sure the rise and fall times are equal.
2
VDD E 6 A A 6 B 6 C 6 D 6 F A B C D 4 4 4 4 E 1 A B C D E 4 4 4 4 E 1 6 F 6 B 6 C 6 D
Chapter 6 Problem SetVDD 6Circ来自it ACircuit B
Figure 6.2 Two static CMOS gates.
Digital Integrated Circuits - 2nd Ed
3
2.5 V
PMOS
M2 W/L = 0.5μm/0.25μm Vout Vin M1 W/L = 4μm/0.25μm NMOS Figure 6.4 Pseudo-NMOS inverter.
a. What is the output voltage if only one input is high? If all four inputs are high? b. What is the average static power consumption if, at any time, each input turns on with an (independent) probability of 0.5? 0.1? c. Compare your analytically obtained results to a SPICE simulation.
精品文档-数字电路与系统设计(第二版)(邓元庆)-第6章
第6章
从表6- 1中可以看出，为了得到应该输出的电压，只要保
证输入D2D1D0=100时输出电压UO = 0即可。为此，在求和放大器的 输入端增加了偏移电压UB和偏移电阻RB。根据图6- 8所示电路， 为 了使输入D2D1D0=100时输出电压UO = 0，电流IΣ和偏移电流IB之和 必须为零，则有：
n1
Di 2i
i0
(6-9) (6-10)
第6章 3. 倒T型电阻网络DAC电路
图6- 7所示为4位倒T型电阻网络DAC电路的原理图， 它同样 由R- 2R电阻网络、单刀双掷模拟开关（S0、S1、S2和S3）、 基准电 压UREF和求和放大器四部分构成。它与T型电阻网络DAC电路的区别在 于：
① 电阻网络呈倒T型分布。
第6章
4. 双极性DAC电路
偏移二进制码是在带符号二进制码的基础上加上一个偏移 量得到的。n位二进制数D 的偏移二进制码为
DB = DC＋2n
(6- 14)
式中2n 就是偏移量，DC是n位二进制数D 的补码。例如一个正的3 位二进制数D = (+110)2，其补码为(0110)2，则对应的偏移二进制 码为：
U LSB
| U REF 2n
|
(6-16)
第6章
满量程输出电压UFSR定义为：输入数字量的所有位均为1 时， DAC输出模拟电压的幅度。有时也把UFSR称为最大输出电压 Umax。 对于n位DAC电路，满量程输出电压UFSR为
U FSR
2n 1 2n
| U REF
|
(6-17)
对于电流输出的DAC，则有ILSB和IFSR两个概念，其含义与 ULSB和UFSR相对应。有时也将ULSB和ILSB简称为LSB，将UFSR和IFSR简称 为FSR（Full Scale Range）。
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第六章 时序逻辑电路
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六、习题讲解
6.8分析图P6.8电路，画出其全状态转移图并说 明能否自启动。
Q1
1J C1 1K 1J C1 1K
Q2
1J C1 1K
Q3
பைடு நூலகம்
CP
图 P 6.8
2019/2/5 第六章 时序逻辑电路
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解：(1)分析电路结构 (2)写出四组方程
①时钟方程 CP1 = CP2 = CP；CP3 = Q1
第六章 时序逻辑电路
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(1) 解：① 输入变量为X、输出变量为Z； X CP 题6.2(1)的示意图
检测器
Z
②状态个数的确定； 初态（没有序列信号输入时电路的状态）为S0 ,设X恰为101。
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第六章 时序逻辑电路
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S0
X/Z 1/0 1/1
S1 0/0
10101…
S2
题6.2(1)的状态转移图 ③ 状态间的转换关系
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第六章 时序逻辑电路
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X/Z 0/0 S0 0/0 S2 题6.2(1) 的原始状态转移图 1/0 S1 0/0 1/0 11… 100…
1/1
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第六章 时序逻辑电路
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(2) 解：① 输入变量为X、输出变量为Z； X CP 题6.2(2)的示意图
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0 1 0 1 0 0 1 0 0 0 1 0
0 1 1 0 1 0 0 1 0 1 1 1
第六章 时序逻辑电路
Q3Q2Q1
000 101 100
011
有效循环
001
110 010
偏离状态
111
图P6.8的状态转移图
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第六章 时序逻辑电路
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6.2 试作出101序列检测器的状态图。该同步电
Qn 3 n Q3
④电路的输出方程
(3)作状态转移表、状态转移图 (4)电路的逻辑功能描述 模M=5的计数器，具备自启动性。
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第六章 时序逻辑电路
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图P6.8的状态转移表
Q3 Q2 Q1 0 0 0 1 1 0 0 0 1 1 1 1
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CP1(CP)↓CP2(CP)↓CP3(Q1)↓ 0 1 1 1 1 1 0 1 0 1 0 1 0 1 1 1 1 1 0 1 0 1 0 1 0 0 0 1 0 1 0 0 0 0 0 0
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3
二、一般时序逻辑电路的分析和设计
1.分析步骤 (1)分析电路结构 ①组合电路、存储电路
②输入信号X、输出信号Z (2)写出四组方程
①时钟方程 ②各触发器的激励方程
2019/2/5 第六章 时序逻辑电路 4
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③各触发器的次态方程
④电路的输出方程
(3)作状态转移表、状态转移图或波形图 作状态转移表时，先列草表，再从初态(预置状
(5)自启动性检查；
(6)作逻辑电路图。
2019/2/5
第六章 时序逻辑电路
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三、寄存器和移存器
1.寄存器和移存器电路结构特点 2.MSI移存器的功能及其典型应用 (1) 74194的简化符号、功能表
(2) 用74194实现串并行转换
四、计数器
1.由SSI构成的二进制计数器的一般结构 (1)同步计数器 (2)异步计数器
②各触发器的激励方程 J3 = 1 ；
n Q J2 = 3 ；
K3 =
n Q2
J1 = 1 ；
K2 = 1 n Q K1 = 2
③各触发器的次态方程
2019/2/5 第六章 时序逻辑电路
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13
Qn+1 3 =[ Qn+1 2 =[ Qn+1 1 =[
n + Q2 ]·Q1 n Q 2 ]·CP n n Q 1 + Q 2 ]·CP
6.40
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第六章 时序逻辑电路
2
一、时序逻辑电路的基本概念
1.定义 2.结构特点 (1) 电路由组合电路和存储电路构成，含记忆
元件；
(2)电路中含有从输出到输入的反馈回路； 3.功能描述
状态转移表；状态转移图；功能表；表达式；
卡诺图；电路图；波形图
2019/2/5 第六章 时序逻辑电路
路有一根输入线X，一根输出线Z，对应于输入 序列101的最后一个“1”，输出Z=1，其余情况 下输出为“0”。 (1) 101序列可以重叠，例如： X：010101101 Z：000101001 (2) 101序列不可以重叠，例如： X：0101011010 Z：0001000010
2019/2/5
时序逻辑电路习题
一、时序逻辑电路的基本概念 二、一般时序逻辑电路的分析和设计 三、寄存器和移存器
四、计数器
五、序列码发生器和顺序脉冲发生器 六、习题讲解
2019/2/5 第六章 时序逻辑电路 1
6.8 6.2 例1 6.3 例2 6.4 6.12 (1)
6.17
6.22 (b) 6.25 (1) (2) 6.35(1)
2019/2/5 第六章 时序逻辑电路
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五、序列码发生器和顺序脉冲发生器
1.序列码发生器结构类型 2.计数型序列码发生器的设计（已知序列码） 3.移存型序列码发生器的设计（已知序列码）
4.顺序脉冲发生器的构成 (1)输出端较多时：采用计数器和译码器 (2)输出端较少时：采用环形计数器
2019/2/5
态或全零状态)按状态转移的顺序整理。 (4)电路的逻辑功能描述
2019/2/5
第六章 时序逻辑电路
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2.设计步骤
(1) 根据要求，建立原始状态转移表或原始状
态转移图； ①输入/出变量个数；
②状态个数；
③状态间的转换关系（输入条件、输出要求）
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第六章 时序逻辑电路
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(2) 化简原始状态转移表（状态简化或状态合并）； ①作状态对图 ②进行顺序比较，作隐含表
③进行关联比较
④作最简状态转移表
a.列出所有的等价对。 b.列出最大等价类。
c.进行状态合并，并列出最简状态表。
2019/2/5 第六章 时序逻辑电路
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(3) 进行状态编码（也称状态分配）；
(4)选定触发器类型并根据二进制状态转移表（
或称编码后的状态转移表）设计各触发器的激 励函数和电路的输出函数；
2019/2/5 第六章 时序逻辑电路
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2. MSI二进制、十进制计数器 3.任意进制计数器 (1)用触发器和逻辑门设计任意进制计数器 (2)用MSI计数器构成任意进制计数器 ①复0法（利用复位端） ②置数法（利用置数控制端，并行输入端）
a.置最小数法
b.预置0法
c.置最大数法
(3)采用 MSI任意进制计数器