数字电路与系统设计(第二版) 第2章

RL
EC UOH min nIOH mI RE
其中: n为输出端直接相连的OC门的个数； m为负载门的个数； EC为RL外接电源的电压； UOLmax为输出低电平的上限值； ＵOHmin为输出高电平的下限值； IOL为单个OC门输出低电平时输出管V5所允许流入的最大电流； ISE为负载门的短路输入电流；
1. CMOS非门电路
图 2 - 10 CMOS (a) 电路； (b) 工作状态
2. CMOS与非门和或非门电路
1) CMOS
CMOS与非门电路及工作状态如图2 - 11所示。电路由四个 MOS管组成，V1和V2两个NMOS驱动管串联，V3和V4两个PMOS 负载管并联。当输入A、B至少有一个为低电平时，V1、V2中就 至少有一管截止，V3、V4中就至少有一管导通，输出为高电平， F = 1；当输入A、B均为高电平时，V1和V2都导通，V3和V4都截 止，输出为低电平，F = 0。所以，该电路实现了与非门的功能， 输出F和输入A、B的逻辑关系为 F AB 。
2) 逻辑摆幅ΔU
逻辑门输出高、低电平之差ΔU称为逻辑摆幅。 逻辑摆幅越 大， 抗干扰能力越强。 典型TTL逻辑门的逻辑摆幅ΔU= 3.6 V0.3 V = 3.3 V。
3) 开门电平UON和关门电平UOFF
【例2 - 1】 用OC门实现逻辑函数 F AB CD 。
解 F AB CD AB CD
, 实现电路如图2 - 5所
示。显然，只有当两个OC门输出都为1时，F才为1。因此，多个
OC门输出端连接在一起实现的是“逻辑与”功能。
在数字电路中，这种将多个逻辑门输出端直接连在一起实现 “逻辑与”功能的方法称为“线与(Wired AND)”。 如果逻辑门 输出端直接连在一起实现“逻辑或”的功能，则称为“线或 (Wired-OR)”。
② 工作电源UDD 允许变化的范围大，高、低电平分别为UDD 和0 V，抗干扰能力强；
③ 在电源到地的回路中， 总有MOS管截止， 功耗特别低； ④ 输入阻抗高，一般高达500 MΩ以上，带负载能力强。 当前，CMOS逻辑电路已成为与双极型逻辑电路并驾齐驱的另 一类集成电路，并且在大规模、超大规模集成电路方面已经超过 了双极型逻辑电路的发展势头。
图 2 - 7 双向数据总线
Hale Waihona Puke Baidu
【例2 - 2】写出图2 - 8中电路的输出函数表达式，画出对应 于图2 - 9所示输入波形的输出波形。
图 2 - 8 例2 - 2电路
图 2 - 9 图2 - 8中电路的波形
解 由图2 - 8可见，当E=0时，上端三态门工作，下端三态
门处于高阻状态， F A ；当E=1时，下端三态门工作，上
图 2 - 11 CMOS (a) 电路； (b) 工作状态
2) CMOS
CMOS或非门电路及工作状态如图2 - 12所示， 其电路形式 刚好和与非门相反， V1和V2两个NMOS驱动管并联，V3和V4两 个PMOS负载管串联。当输入A、B 均为低电平时，V1和V2都截 止， V3和V4都导通，输出为高电平，因此F = 1；当输入A、B中 至少有1个为高电平时，V1、V2中至少有1个导通，V3、V4中至 少有1个截止，输出为低电平，因此F = 0。可见，该电路实现了
2
1)
集电极开路门简称OC门(Open-Collector Gate)， 它是将TTL 与非门输出级的倒相器V5管的集电极有源负载V3、V4及电阻R4、 R5去掉，保持V5管集电极开路而得到的。由于V5管集电极开路， 因此使用时必须通过外部上拉电阻RL接至电源EC。EC可以是不 同于UCC的另一个电源。
由于CMOS集成电路具有很高的的输入阻抗，所以很容易因 感应静电而被击穿。虽然其内部在每一个输入端都加有双向保护 电路， 但在使用时还是要注意以下几点：
① 采用金属屏蔽盒储存或金属纸包装， 防止外来感应电压 击穿器件。
② 工作台面不宜用绝缘良好的材料，如塑料、橡皮等，防 止积累静电击穿器件。
③ 不用的输入端或者多余的门都不能悬空， 应根据不同的 逻辑功能， 分别与UDD（高电位）或USS（低电位）相连，或者 与有用的输入端并在一起。输出级所接电容负载不能大于500pF， 否则， 输出级功率过大会损坏电路。
图2-6 (a) 国标符号； (b) 惯用符号
表2 - 1 三态门的真值表
EN
AB
F
1
Φφ
高阻
0
00
1
0
01
1
0
10
1
0
11
0
多个三态门的输出端可以直接相连，但与OC门线与连接明 显不同的是，连在一起的三态门必须分时工作，即任何时候至 多只能有一个三态门处于工作状态，不允许多个三态门同时工 作，如果同时工作， 会出现与多个普通TTL逻辑门输出端相连 相同样的问题。因此，需要对各个三态门的使能端EN进行适当 控制， 保证三态门分时工作。
输出级是由V3、V4、V5和R4、R5组成的一个非门。其中V5为 驱动管，达林顿复合晶体管V3、V4与电阻R4、R5一起构成了V5的 有源负载。输出级采用的推挽结构，使V4、V5轮流导通，输出阻 抗较低，有利于改善电路的输出波形， 提高电路的负载能力。
图 2 - 1 典型TTL与非门电路
2) 工作原理 图 2 - 2 输入全为高电平时的工作状态
输入级是由多射极晶体管V1和电阻R1组成的一个与门，实现 输入逻辑变量A、 B、 C的“与”运算功能。 V1管的电流放大作 用， 有利于提高V1管从饱和到截止的转换速度。
中间级是由V2、R2及R3组成的一个电压分相器。它在V2的发 射极与集电极上分别得到两个相位相反的电压，以驱动输出级三 极管V4、V5轮流导通。
“或非”输出端直接相连时，F输出 结A 果 B为 C I J K
。
④ 在各类逻辑门中， 工作速度最高， 带负载能力较强， 但功耗也最大。
⑤ 与TTL等逻辑门混用时， 需要专门的逻辑电平转换电路， 因此很少混用。
2.1.2 CMOS逻辑门电路 与双极型逻辑电路相比，CMOS逻辑电路具有以下优点： ① 制造工艺简单，集成度和成品率较高， 便于大规模集成；
图 2 - 3 输入有低电平时的工作状态
3)
如果用逻辑“1”表示高电平(+3.6 V)， 用逻辑“0”表示低电 平(+0.3V)， 则根据前面分析可知，该电路只有当输入变量A、 B、 C全部都为1时，输出才为0，实现了三变量A、B、C的与非
运算：F ABC 。 因此， 该电路是一个三输入与非门。
第2章 组合逻辑器件与电路
2.1 集成逻辑门 2.2 常用MSI组合逻辑模块 2.3 组合逻辑电路分析 2.4 组合逻辑电路设计 *2.5 组合逻辑电路中的竞争与险象
2.1 集 成 逻 辑 门
2.1.1
1. TTL与非门电路
(1) TTL逻辑门电路的基本形式是与非门， 其典型电路如图2 -1所示， 它在结构上可分为输入级、中间级和输出级三个部分。
或非门的功能，输出F和输入A、 B的逻辑关系为 F A B 。
图 2 - 12 CMOS (a) 电路； (b) 工作状态
3. CMOS门电路的构成规律
分析复杂的CMOS门电路时，可以不必像前面一样逐个分析 电路中各MOS管的通断情况，而可以按照下面的规律判断电路的 功能(或构成CMOS门电路)
端三态门处于高阻状态，F A B A B。由此可得F的综
合表达式为：F E A E A B ，F对应的输出波形如图2
-9所示。
3． ECL逻辑门
ECL逻辑门是一种采用非饱和型电子开关构成的双极型门 电路， 作开关用的三极管只工作在截止和放大状态，不进入饱 和状态。
ECL逻辑门具有以下特点：
⑦ 一般在CMOS门电路与TTL逻辑电路混用时，要注意 逻辑电平的匹配。
2.1.3 集成逻辑门的主要参数 图 2-13 TTL与非门的电压传输特性
1． 电压参数
1) 输出高电平UOH和输出低电平UOL 逻辑门输出管截止时对应的的输出电平称为输出高电平， 大约为3.6 V。UOH一般规定为输出高电平的下限，大约为3.2 V。 逻辑门输出管饱和时对应的输出电平称为输出低电平，大 约为0.3 V。UOL一般规定为输出低电平的上限， 大约为0.35 V。 如果输出高电平低于3.2 V，就认为高电平不合格； 如果输 出低电平高于0.35 V，就认为低电平不合格。
④ 焊接时，应采用20W或25W内热式电烙铁，烙铁要接地 良好， 烙铁功率不能过大。
⑤ 调试时， 所用仪器仪表、 电路箱、 板都应良好接地。 若CMOS电路和信号源使用不同电源， 则加电时应先开CMOS 电路电源再开信号源， 关断时应先关信号源再关CMOS电路电 源。
⑥ 严禁带电插、 拔器件或拆装电路板，以免瞬态电压损 坏CMOS器件。
三态门在计算机的总线结构中有着广泛的应用。 例如， 双 向数据总线就可以按照图2-7来构成。 当控制端E=0时，端三态 门工作， 上端三态门处于高阻状态， D2线上的数据反相后传至 D1线上； 当控制端E=1时，上端三态门工作，下端三态门处于 高阻状态，D1线上的数据反相后传至D2线上，从而实现了数据 的双向传输。
① 电路的基本形式为“或/或非门”， 有“或/或非”两个 互补输出端。
② 使用-5.2 V负电源， 输出高电平为-0.8 V， 输出低电平为 -1.6 V， 抗干扰能力弱。
③ 将多个ECL逻辑门的“或”输出端直接相连， 可实现 “线与”功能； 将多个ECL逻辑门的“或非”输出端直接相连， 可实现“线或”功能。 例如将两个3输入端的ECL逻辑门， “或”输出端直接相连时，输出结果为F=(A+B+C)(I+J+K)；将
图 2 - 4 OC (a) 国标符号； (b) 惯用符号
OC门的逻辑符号如图2 - 4所示。国标符号中的 " " 表示逻
辑门是集电极开路输出。
OC门之所以允许输出端直接连在一起，是因为RL的阻值 可以根据需要来选取。 只要该阻值选择得当，就可保证OC门的 正常工作。 RL的估算公式如下：
EC UOLmax IOL mI SE
IOH为OC门输出高电平时由负载电阻流入输出管V5的电流，也 称输出漏电流；
IRE为负载门输入高电平时的输入电流，也称输入反向漏电流 .
OC门的有关电压、 电流参数可从集成电路手册中查到。 例如， 某OC门的IOL=16 mA，ISE =1.6 mA，IOH=0.25 mA，IRE=0.05 mA， UOLmax=0.3 V，UOHmin=3.0 V，如果n=4，m=3，EC=5 V，则可计算 出RLmin=420 Ω，RLmax=1740 Ω，即上拉电阻RL的取值范围为420 Ω~1740 Ω。一般而言，RL越小，速度越高，但功耗也越大，因此 需要统一考虑。本例中，如果速度能够满足使用要求， 可取 RL=1.5 kΩ，以便降低电路的功耗。
① 驱动管串联，负载管并联； 驱动管并联， 负载管串联。
② 驱动管先串后并，负载管先并后串； 驱动管先并后串， 负载管先串后并。
③ 驱动管相串为“与”， 相并为“或”， 先串后并为先“与” 后“或”， 先并后串为先“或”后“与”。驱动管组和负载管组 连接点引出输出为“取反”。
4． 使用CMOS集成电路的注意事项
OC门除了可以“线与”连接外， 还可以用来驱动感性负载 或实现电平转换。例如，在图2 - 5的电路中，EC=10 V时，F的输 出高电平就从3.6 V变成了10 V。
图 2 - 5 例2 - 1电路
2)
三态门也称TS门(Three State Gate)， 是在TTL逻辑门的基 础上增加一个使能端EN而得到的。当EN=0时，TTL与非门不受 影响， 仍然实现与非门功能； 当EN=1时， TTL与非门的V4、V5 将同时截止，使逻辑门输出处于高阻状态。 因此， 三态门除了 具有普通逻辑门的高电平（逻辑1）和低电平（逻辑0）两种状态 之外，还有第三种状态——高阻抗状态，也称开路状态或Z状态。 三态门的逻辑符号和真值表分别如图2 - 6和表2 - 1所示。 国标符 号中的倒三角形“▽”表示逻辑门是三态输出， EN为“使能” 限定符，输入端的小圆圈表示低电平有效(有的三态门也可能没 有小圆圈，说明EN是高电平有效)。