电路参数及其提取

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门延迟和引线延迟一起考虑
RDriver
rw,cw,L Vout
Vin
• 门延迟和引线延迟的总延迟时间为 t= 0.69RDriverCw + (RwCw)/2 = RDriverCw + 0.5rwcwL2
– 两个输入同时变低 • tpLH－ 0.69 Rp/2 CL
– 只有一个输入变低 • tpLH－ 0.69 Rp CL
• High － low 变化 • 两个输入同时变高 • tpLH－ 0.69 2Rn CL
t
Vout VDD 1 e RC
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迟时间内驱动大电容负载，只有提高
K
Cox
(W L
)
即增大W，将使栅面积LW增大，管子的输入
电容（即栅电容）Cg也随之增大，它相对于
前一级又是一个大电容负载。问题并没有解决？
• Mead和Conway论证了用逐级放大反相器构成 的驱动电路可有效地解决驱动大电容负载问题。
M
设计关键：
驱动负载CL需要多少级才能使延迟最小？
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二、连线延迟
fringe pp
interwire
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RC延迟
描述引线RC延迟的模型可以分为集总模型（lumped model）和分布 模型（distributed model）
集总模型 Driver
简单适于短引线 Vout
近似处理
tp
V2
CL
V1
dv iv
简化的RC充放电近似
tp = 0.69 CL (Reqn+Reqp)/2
ln(2)
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NAND 的延迟估计
Rp
Rp
AB
Rn
CL
B
Rn
Cint
A
• 延迟和输入信号相关 • Low － high变化
第一节 信号传输延迟
数字电路的延迟由四部分组成： ❖ 门延迟 ❖ 连线延迟 ❖ 扇出延迟 ❖ 大电容延迟
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一、CMOS门延迟
由与输出节点相关的微分方程描述
CL
dVout dt
iC
iD, p iD,n
RDriver
Vout Clumped
cwire
capacitance per unit length
rL Vin
cL
rL cL
rL rL cL cL
rL VN
cL
(r,c,L)
Vin
VN
(Vout ) rcL2
r,c单位长度的引线电阻、电容
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每级反相器的尺寸如何确定？
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驱动负载时反相器的延迟
设Wp＝2Wn＝2W时上拉和下拉的电流 相同，即有相同的上升和延迟时间
Delay=Delay(本征）＋ Delay(负载）
等价于RC网络
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对于反相器链有：
Cgin，j未知 若反相器间保持固定的比例则 设每级间的尺寸比为f，即每级有相同的延迟
对于给定的负载CL和输入电容Cin，可以确定其比例F，从而得到延 迟最小条件下的优化尺寸
忽略了反相器自身的负载，本征负载Cint
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Logical Effort，LE通过比较不同逻辑结构的 延迟，评估CMOS电路的延迟
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Rw = rwL , Cw = cwL
长连线加驱动器－缓冲器buffer－反相器链
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750Cu
CLK4
buffer4
CLK1 buffer1
1500Cu
CLK PAD
Cu buffer0
buffer2 CLK2
1200Cu CLK3
buffer3
500Cu
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三、电路扇出延迟
逻辑门的输出端所接的输入门的个数称为电 路的扇出：Fout。
对于电路扇出参数的主要限制是： Iout Iin
Vo
Iin
Iin
Vi
Iout
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反相器链举例
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一般分析逻辑门的延迟是基于负载的，若要准确计算需 要精确的寄生参数和版图信息。但在逻辑设计和电路设 计阶段，无法得到这些信息，因此需要新的模型对延迟 进行预算，而不必基于准确的寄生参数。
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• 采用加入缓冲器使大扇入和大扇出相隔离
CL
CL
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四、大电容负载驱动电路
• 问题：一个门驱动非常大的负载时，会引起延
迟的增大。由于外部电容比芯片内部标准门栅
电容可能要大几个数量级。要想在允许的门延
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RC延迟
网络节点分得很密
节点i的电压所满足的方程 分布模型（distributed model）
cL Vi (Vi1 Vi ) (Vi Vi1)
t
rL
(Vout
)
rc(L)
2
N
(
N 2
1)
,
L NL
N
L L
(Vout
)
1 2
rcL2
延迟时间与连线的长度的 平方成正比！
长连线加驱动器－缓冲器buffer－反相器链
Iin
扇出端的负载等于每个输入端的栅电容之
和：
Fout
Cl
Cg (i)
i 1
在电路设计中， 如果一个反相器的扇出为 N，即Fout=N。其驱动能力应提高N倍， 才能获得与其驱动一级门相同的延迟时间。 否则它的上升及下降时间都会下降N倍。
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