基于CPLD的低频相位测量仪的设计与实现
基于CPLD的频率计设计(毕业设计)
山东理工大学毕业设计（论文）题目：基于CPLD的频率计设计学院：电气与电子工程学院专业：电子信息工程学生姓名：学号:指导教师：毕业设计（论文）时间：二О一三年 2月 20日～ 6 月8日共 16 周I摘要频率检测是电子领域里最基本的测量，也是最重要的测量。
由于频率信号抗干扰能力强、易于传输，可以得到相对较高的测量精度，因此频率测量方法的研究也受到越来越多的关注。
基于传统测频原理的频率计的测量精度将随被测信号频率的下降而降低，本次设计中共提出了四种设计方案，通过论证最终决定用等精度的测量方法来完成本次频率计的设计。
在本次设计中选择AT89C51单片机和CPLD的结合来实现。
其中单片机完成整个测量电路的测试控制、数据处理和显示输出;CPLD主要完成频率测量功能，频率的测量范围在1HZ—1MHZ之间，其中测量误差在1HZ;键盘信号由AT89C51单片机进行处理，它从CPLD读回计数数据并进行运算，向显示电路输出测量结果;显示器电路采用5段LED动态显示，由1个74HC138译码器和74HC573锁存器驱动5个数码管。
关键词: 频率计，EDA技术，CPLD，单片机，等精度测量IAbstractFrequency detection is the most basic in the electronics field measurement, which is the most important measurement. Due to frequency signal transmission, strong anti-jamming capability, easy can get relatively high measurement precision, so frequency measurement methods of research have also been more and more attention. Based on the traditional principle of frequency meter frequency measurement accuracy will be along with the decline of the measured signal frequency is reduced, the design of the communist party of China puts forward four kinds of design scheme, through the argument finally decided to use equal precision measurement method to complete the design of frequency meter.In this design choose the combination of the AT89C51 single-chip microcomputer and CPLD to implement. The single-chip microcomputer control, the entire measurement circuit test data processing and display output; CPLD main complete frequency measurement function, frequency of measurement range between 1 hz to 1 MHZ, which measurement error in 1 hz; Keyboard signals are processed using single-chip computer AT89C51, it read back from CPLD count data and calculation, the measurement results to display circuit output; 5 LED dynamic display, display circuit used by 1, 74 hc138 decoder and 74 hc573 latch drive five digital tube.Key Words: frequency meter, EDA technologythe, CPLD and single chip microcomputer, such as precision measurementII目录摘要 (I)Abstract (II)第一章概述 ......................................... 错误！未定义书签。
基于CPLD的低频数字相位测量仪
・
测控技术 ・
电 子 工 皇 师
２０ ０ ６年 １ ０月
３ 软件实现
软件 主要 是 实 现 Ｐ ＷＭ 的 占空 比的 测量 ， 基 本 其 原理 是利 用 ８５ 单 片机 内部 的计数 器 来 测量 。具 ０ ｌ 体过 程是 ： 过对 ８５ 通 ０ ｌ的 Ｐ ． １１口进行 实 时查询 ， 当检 测 到 Ｐ ． 脚 的信 号为 高 电平 时 ， １１ 开 中断计 数 ， 然后 继续 查 询 Ｐ ． １ １的状 态 。 当检 测 到 Ｐ ． 脚 的信号 为低 １１
同步平均 时 间的 门控 信 号 ， 生 满 周 期 的控 制 门 。同 产 时 ， 电路还 完成 了相 位超前 和滞 后 的判 断 。 该
收 稿 日期 ： ０５ １－５ 修 回 日 ： ０ ６ ２ ２ ０ —１２ ； 期 ２ ０ ３ 。 图 ２ 系统 框 图
２ 硬件电路 的设计与分析
Ｔ 中断程 序 Ｏ
读Ｔ 计数值为 Ｏ
ｉ！
读Ｔ 计数值为 Ｔ： Ｏ ｏ 关Ｔ 中断 Ｏ
电平 时， 录 计数器 当前的数信号为高电 １１ １１ 平时 ， 录 计数器 的计数值 作为一个 Ｐ 记 ＷＭ 周 期 ，ＷＭ 的 占空 比 Ｄ＝（ 。ｒ ０ ％ ， 电源 或 负 Ｐ ／ ０）Ｘ１０ 而
相、 门控 、 同步、 计数 、 锁存、 数据选择等逻辑功能 ； 片机部分对数据进行处理 ， 单 完成数据 的读取、 运 算、 数据类型转化 、 循环扫描显示控制等功能 ， 并将待测信号的相位差显示在八段数码管上。 关键词 ： 相位测量仪 ；Ｐ Ｄ 单片机； ＣＬ ； 鉴相
中图 分类 号 ： Ｍ ３ ． Ｔ ９ ３３
维普资讯
第３ ２卷第 ｌ ０期 ２０ ０ ６年 ｌ ０月
基于CPLD的低频相位测量仪的设计与实现PPT资料优秀版
鉴相器原理图和仿真波形
系统模块设计,包括信号整形模块，CPLD数据采集模块， 单片机数据运算控制及数据显示模块
单片机模块的程序设计流程图
等精度频率/相位计实物图
CPLD模块的软件设计与仿真
在图中可以看到，计数结果是，对TCLK的计数值是5，对BCLK的计数值是64(十六进制)。 由于系统将CPLD和单片机相结合，综合其优点，具有集成度高、稳定性好、设计灵活和设计效率高等优点。 本系统采用Altera公司CPLD芯片EPM240T100C5N和单片机AT89S52构成测控主体。 包括硬件设计和软件设计两大部分。 由仿真波形可知，该脉冲信号的占空比与这两路信号 在图中，取SPUL=0时，系统被允许进行脉宽测试。 由仿真波形可知，该脉冲信号的占空比与这两路信号 包括硬件设计和软件设计两大部分。 单片机模块的程序设计流程图 为了便于观察，图中仿真波形中的TCLK和BCLK的周期分别设置为75us和500ns。 通过控制SEL就能按照8个8位将计数器中的32位数读入单片机中进行计算， 由此，不难算出，TCLK的高电平脉宽应该等于4BH乘以BCLK的周期。 这时，CLR一个正脉冲后，系统被初始化。 相位测量：将两路被测正弦波信号整成方波信号，通过鉴相器，输出一路具有不同占空比的脉冲波形。 CPLD模块的软件设计与仿真 单片机模块的程序设计流程图 仿真波形中TCLK和BCLK的周期分别设置为10us和500ns。
仿真波形中TCLK和BCLK的周期分别设置为10us和500ns。在图中可以看到， 计数结果是，对TCLK的计数值是5，对BCLK的计数值是64(十六进制)。通 过控制SEL就能按照8个8位将计数器中的32位数读入单片机中进行计算，
在图中，取SPUL=0时，系统被允许进行脉宽测试。为了便于观察，图中 仿真波形中的TCLK和BCLK的周期分别设置为75us和500ns。此时，CL和 CLR的功能都能发生变化，前者为1时测信号高电平的脉宽，为0时测低电 平的脉宽；而后者CLR变为1时作系统初始化，由1变为0后启动电路系统 的标准信号计数器BZQ准备对标准频率进行计数。而允许计数的条件是 此后出现的第一个脉宽。由图11可见，当CL= 1，TCLK的高电平脉冲到来 时，即启动了BZQ进行计数，而在TCLK的低电平到来时停止计数，状态 信号EEND则由低电平变为高电平，告诉单片机计数结束。计数值可以通 过SEL读出，这里是4BH.
基于MCU+CPLD的相位差和频率的测量方法研究及实现
理 能 力 强 的 优 势 ， 成 频 率 和 相 位 差 的 测 量 和 显 示 ， 大 简 完 大
Ｑ 波形 ； 同理 ， 用 １ 得 到 波 形 。最 后 将 Ｑ 和 Ｑ 送 利 可 人 与 门 ７ Ｌ １ ， Ｇ 相 与 得 到 时 间差 脉 冲 △ △ 与 相 位 ４ Ｓ １ Ｑｘ ，
信 号 周 期 Ｔ＝Ⅳ ， 中 其 为 时 标 脉 冲 周 期 ， 为 被 测 信 号 一 Ⅳ
１ 引 言
相 位 检 测 是 电 力 系 统 自动 控 制 和 谐 波 分 析 与 控 制 的 关 键 技 术 。 统 的相 位 测 量 是 利 用 过 零 电路 把 输 人 的 两 路 信 号 传 （ 压或 电 流 换 为 方 波 信 号 ， 利 用 逻 辑 电 路 和 单 片 机 技 电 转 再 术 对 信 号 某 一 特 殊 区 段 计数 和 数 学 变 换 ， 得 相 位 差 。 随 着 求 可 编 程 器 件 （Ｐ Ａ， Ｐ Ｄ） 快 速 发 展 ， ＦＧ Ｃ Ｌ 的 目前 采 用 以 ＭＣ ＋ Ｕ Ｆ Ｇ ／Ｐ Ｄ 为 核 心 的 设 计 理 念 。 这 种 混 合 设 计 方 案 利 用 Ｐ ＡＣ Ｌ
摘 要 ： 绍 了一 种 基 于 复 杂 可 编 程 逻 辑 器 件 Ｃ Ｌ 与 单 片 机 的 相 位 和 频 率测 量 方 法 ， 中单 片机 完 成 控 制 和 数 据 处 介 ＰＤ 其
理 给 出 了硬 件 原 理 图和 Ｃ Ｌ Ｐ Ｄ设 计核 心模 块 ， 可有 效 提 高测 量 精 度 和 抗 干 扰 能 力 。 关 键 词 ： 杂 可 编 程 逻 辑 器 件； 单 片 机 ； 相 位 测 量 复
低频数字式相位测量仪制作报告
低频数字式相位测量仪制作报告摘要本系统由低频数字相位频率测量仪，输入移相网络和数字式移相信号发生器组成。
利用CPLD，单片机控制模块实现了高精度的频率相位测量。
数字式移相信号发生器采用直接数字频率合成（DDFS）技术，输出频率范围宽，控制精度高。
由于在DDFS系统中采用了双D/A输出形式，信号幅度采用数字调节方式，输出信号幅度稳定。
移相网络的输入采用了自动增益控制（AGC），实现了高达48dB的宽范围输入，实现信号的自动稳幅输出。
此外，本系统友好的人机界面，合理实用的功能扩展，使整个系统更利于实际使用。
一．方案设计与论证1.相位频率测量部分方案一：对输入的两路正弦信号分别进行过零比较，并对生成的两路方波信号进行异或运算，得到占空比与相位差成正比的脉冲信号。
将该正弦送入单片机系统，对信号的脉宽进行测量，经计算得到输入的两路正弦信号的相位差。
单片机系统直接对过零比较后的方波信号计数，得到输入信号频率。
经单片机系统处理后，显示测量结果。
此方案电路相对简单，容易实现，但是受到单片机工作速度的限制，精度不高。
方案二：对输入的两路正弦信号分别进行过零比较，并对生成的两路方波信号进行异或运算，得到占空比与相位差成正比的脉冲信号。
由CPLD对相位差脉冲信号和频率信号进行计数，将计数结果送入单片机，单片机经过简单计算后显示测量结果。
此方案可以提高系统的测量精度，单片机要实现的功能相对简单，可以实现友好的人机界面。
缺点是电路相对复杂，成本较高。
系统框图详见图2-1。
综合考虑，这里采用了方案二。
2.移相网络部分方案一：直接采用题目中提供的参考电路。
此电路实现简单，但对于不同幅度的输入信号，不能做到自动稳幅输出。
对于小信号输入，无法满足题目输出峰-峰值0.3～5V的要求，除非采用可变增益放大器，在没有单片机控制的情况下，显然带来诸多不便。
方案二：以题目中提供的参考电路为基础，在信号输入前端加入自动增益控制电路（AGC），以适应各种幅度的信号输入。
低频数字式相位测量仪设计报告
低频数字式相位测量仪摘要本低频数字式相位测量仪由数字式移相信号发生器、模拟移相网络、数字相位测量部分以及人机接口等模块组成。
数字式移相信号发生器采用双路时统DDS技术，基于FPGA实现。
相位测量部分采用基于相位—时间变换的等精度测量技术，由单片机控制CPLD实现。
本系统硬件设计应用了EDA技术，软件设计采用基于C51的模块化设计技术，总体上较好地完成了题目基本和发挥部分的要求。
并增加了扫频、扫相、扫幅及相位打印功能，扩展了模拟移相器移相范围及相位显示形式。
关键词：时统DDS数字移相等精度数字测相 FPGA/CPLD一.方案论证与选择根据题目要求本系统可分解为数字式移相信号发生器、模拟移相网络及相位测量部分等三个模块。
模拟移相网络已由题目给出，以下对另两部分实现方案进行论证。
（一）数字式移相信号发生器方案论证方案一：用PLL 频率合成技术产生正弦波信号，将其通过FFT 变换到频域，再乘以一定的旋转因子，即相当于时域的时延（移相）。
不同的旋转因子对应不同的移相，但对不同频率的输入信号进行移相时，需要调整滤波器参数或改变滤波器采样率。
前者运算量较大，后者需要用到PLL 技术，硬件繁琐。
方案二：应用单片机产生移相信号。
将正弦波信号数字化，形成数据表存入FLASH 或EPROM 等非易失性存储芯片中，单片机交叉读出该数据表中的数据，形成两路波形信号，送往两路D/A ，得到两路具有一定相位差的正弦波。
这种处理方式的实质是将数据地址的偏移量映射为信号间的相位差。
但受单片机速度限制，这种方法难以产生较高频率的信号。
方案三： 采用DDS 技术产生移相信号。
1、DDS 频率合成DDS 频率合成的基本原理是使用稳定的参考时钟源作为抽样时钟，通过地址累加来寻址波形查找表得到波形的幅度抽样值，然后将抽样值经D/A 转换和低通滤波输出平滑的波形。
图1.1给出了DDS 的工作原理框图。
相位累加器波形查找表DAC低通滤波器系统时钟K频率控制字NN Hf0图1.1 DDS 基本原理框图图1.1中相位累加器（N 为位数）以频率控制字K 为间隔对地址进行累加，将累加结果的最大有效位数H 作为ROM 查找表的地址（ROM 中存储波形数据），通过D/A 转换将所查地址单元的波形数据转化为模拟量，再由低通滤波器滤出其基波成分。
低频相位计的设计与实现
内容摘要
第一章 绪论
第二章 相位测量原理与方案设计
第三章 硬ቤተ መጻሕፍቲ ባይዱ电路的设计
第四章 系统软件部分设计
绪 论
● 相位
● 相位测量的背景 ● 相位测量的意义 ● 相位测量发展趋势
相位测量原理与方案设计
●基本测量原理 ■相位差的测量的方法 ◆ 矢量法 ◆ 相乘法 ◆ 可变延迟线法 ◆ 过零鉴相法(时间重合法 ) ■常用频率测量方法 ◆ 直接测频法 ◆ 多周期同步法 ◆ 模拟内插法 ◆ 游标法
谢谢各位老师 放映到此结束
相位测量原理与方案设计
● 方案设计与论证
◆相位测量方案
先将信号整形成方波信号，再将两路方波信号异或后与晶振的基 准频率进行与操作，得到一系列的高频窄脉冲序列，用多周期同步测 量方法设定取样时间，实际闸门时间是被测信号的整周期倍。通过两 片计数器同时对该脉冲序列以及基准源脉冲序列进行计数，用多周期 同步测量方法设定取样时间，实际闸门时间是被测信号的整周期倍， 作为控制信号控制两片计数器。得到的两路计数值送入单片机进行处 理得相位差值。
西安电子科技大学长安学院
低频相位计的设计与实现
导 师：宣宗强 答辩人：王涛昌 专 业：自动化
引 言
随着科学技术突飞猛进发展，电子技术广 泛应用于工业、农业、交通运输、航空航天、国 防建设等国民经济诸多领域中，而电子测量技术 又是电子技术中进行信息检 测重要手段，在现代 科学技术中占有举足轻重作用和地位。近年来， 随着科学技术迅 速发展，很多测量仪逐渐向“智 能仪器”和“自动测试系统”发展，用传统的模 拟指针式仪表显然不能够满足所需的精度要求， 随着电子技术以及微机技术的发展，数字式仪表 因其高精度的测量分辨率以及高度的智能化、直 观化的特点得到越来越广泛的应用。基于这些要 求，我设计并制作了基于AT89S52单片机为核心 的低频数字式相位测量系统。
低频数字相位(频率)测量的CPLD实现
低频数字相位(频率)测量的CPLD实现在电子测量技术中，测频测相是最基本的测量之一。
相位测量仪是电子领域的常用仪器，当前测频测相主要是运用等精度测频、PLL 锁相环测相的方法。
研究发现，等精度测频法具有在整个测频范围内保持恒定的高精度的特点，但是该原理不能用于测量相位。
PLL 锁相环测相可以实现等精度测相，但电路调试较复杂。
因此，选择直接测相法作为低频测相仪的测试方法[1、2、3、4]。
设计的低频测相仪，满足以下的技术指标：a .频率20-20KHz；b .输入阻抗≥100KΩ；c.相位测量绝对误差≤1 度； d.具有频率测量和数字显示功能；e.显示相位读数为0 度--359 度。
1 系统工作原理系统工作原理如单片机和CPLD 的数据采用独立接口方式，这样设计比较灵活，可以不受单片机总线时序的影响。
由ADD[0..2]进行控制，分别读取测频测相计数器中的19 位数据，并存于单片机中，进行后续的计算。
单片机完成数据的运算后，将所得数据转化为10 进制，送到显示板进行显示。
显示板共有8 个数码管，其中，前5 位用于显示频率（最大为20000Hz）,后三位显示相位（最大为359 度）。
在CPLD 设计中，根据计算，选取测频、测相计数器长度均为19 位，在标频信号为10MHz 时，相位测量精度小于1 度。
若只用89C51，其自带的计数器只有16 位，且不易同时实现测频测相的功能。
故选用CPLD 实现其测频测相的计数功能，并设计了独立的数据接口，以便与单片机交换数据[5、6]。
2 CPLD 测频测相模块工作原理。
CPLD低频数字相位测量仪的设计
包括数字移相信 号发生 器和相位 测量仪 ２ 部分 ， 分别 完成移相信号的发生 、 频率 与相位差 的预置、 数字显示、 号的移相 以 信
及移相后信 号相位差和频率 的测量 与相识 等功能。 中数字 式移 相信号发生 器可 以产 生预置频率 的差值 ； 其 相位 测量仪可
以测量和显 示相位信 号的频率 、 位 差。 相
厂一
后， 将波形整形电路的２ ０ ］ 厂 厂 厂 厂 ］ ］
图 １ 波形变换 示意 图
的功能， 用以产生相位测量仪所需的输入正弦信号 。 其
技术 要 求 指标 ： 率 范 围２ Ｈｚ～ ０ Ｈｚ 频 率 步进 为 频 ０ ２ｋ ，
２Ｈ ， ０ ｚ 输出频率可预置； 相位差范围为０ ３ ９ ， ～ ５ 。相位差
（ 具有设定保存功能。 ５）
实现相位 、 频率的测量， 并且具有独 自的控制功能和数
字显示 功能。
１１系统硬件 结构 ．
首 先 将 被 测 ２列 正
弦 信号 Ａ 、 Ｂ经平 滑 滤 波
后 ， 入 过 零 比较 电路 ， 输
Ａ
１系统硬件设计
总体要求 ： （ ） 有相 位 测量 功 能 ， １具 即相 位 测量 仪 的 功 能 。 其
传 感 及 检 测 仪 表
Ｃ Ｌ 低频 数 字 相 位 测 量 仪 的设 计 ＰＤ
朱 红梅 ， 美 君 潘
（ 海西部矿 业铅业 摘
要： 绍 了一种基 于复杂的可编程逻辑 器件（ Ｌ 和 高速 单片机ｓ ｃ８ ｃ ８ 介 ＣＰ Ｄ） Ｔ ９ ５ 的低频数字 相位 测量仪 。 该测量仪
京航 天航 空 大 学 出版 社 【］ 白英 彩 ． 型 计 算 机 常 用 芯 片 手 册 【 ． 海 ： 海科 学 ３ 微 Ｍ】 上 上
基于CPLD的频率计设计_毕业设计论文 精品
本科生毕业设计基于CPLD的频率计设计Design of the Frequency Meter based on CPLD学生姓名专业学号指导教师学院毕业设计（论文）原创承诺书1．本人承诺：所呈交的毕业设计（论文）《基于CPLD的频率计设计》，是认真学习理解学校的《长春理工大学本科毕业设计（论文）工作条例》后，在教师的指导下，保质保量独立地完成了任务书中规定的内容，不弄虚作假，不抄袭别人的工作内容。
2．本人在毕业设计（论文）中引用他人的观点和研究成果，均在文中加以注释或以参考文献形式列出，对本文的研究工作做出重要贡献的个人和集体均已在文中注明。
3．在毕业设计（论文）中对侵犯任何方面知识产权的行为，由本人承担相应的法律责任。
4．本人完全了解学校关于保存、使用毕业设计（论文）的规定，即：按照学校要求提交论文和相关材料的印刷本和电子版本；同意学校保留毕业设计（论文）的复印件和电子版本，允许被查阅和借阅；学校可以采用影印、缩印或其他复制手段保存毕业设计（论文），可以公布其中的全部或部分内容。
以上承诺的法律结果将完全由本人承担！作者签名：• 年•• 月•••日摘要频率测量是电子测量领域最基本也是最重要的测量之一。
但基于传统测频原理的频率计在测频时测量精度将随被测信号频率的下降而降低，在实用中有较大的局限性。
因此，本文提出了一种基于CPLD的数字频率计的设计方法。
该设计电路简洁，软件潜力得到充分挖掘，低频段测量精度高，有效防止了干扰的侵入，把CPLD具有的编程灵活，适用范围宽，价格大众化等优点用于实现频率计的设计。
该频率计采用先进的EDA技术及自上而下的设计，使用流行的VHDL语言编程，并在Max+plusII软件平台上进行编译仿真。
经过硬件调试和软件仿真后结果证明此设计方案符合毕设要求和技术参数。
关键词：频率计 EDA技术 CPLDABSTRACTFrequency measurement is the most basic electronic and also one of the most important measure in the measurement field. But the accuracy of frequency meter which is based on the traditional principle will vary depending on the measured signal frequency and the lower, has great limitations in the practical in frequency measurement. Therefore, this article puts forward a design method of digital frequency meter based on CPLD. The advantage such as the CPLD programming flexibility, wide applicable scope, and the popular price etc, are used to implement the frequency meter design by the simple circuit design, the fully excavate of software potential, the precision in low frequency measurement, and the effectively prevent of the invasion of the interference. The frequency meter design which is from top to bottom adopts the advanced EDA technology and popular VHDL language programming, and compiling on Max + plusII software platform simulation.Key words: frequency meter; EDA; CPLD目录摘要 (I)ABSTRACT .......................................................... I I 第1章绪论 .. (1)1.1背景 (1)1.2频率计设计的目的和意义 (1)1.3论文所做的工作及研究内容 (2)第2章设计环境介绍 (3)2.1EDA技术的发展及VHDL简介 (3)2.1.1 EDA技术的发展 (3)2.1.2 VHDL简介 (3)2.1.3 CPLD器件及其特点 (4)2.2基于EDA的CPLD/FPGA设计流程 (4)2.2.1 设计输入 (4)2.2.2 综合 (5)2.2.3 适配 (5)2.2.4 时序仿真与功能仿真 (5)2.2.5 编程下载 (5)2.2.6 硬件测试 (5)2.3M AX+P LUSⅡ开发工具 (6)2.3.1 Max+PlusⅡ开发系统的特点 (6)2.3.2 Max+PlusⅡ的功能 (6)2.3.3 Max+PlusⅡ的设计过程 (6)第3章频率计的设计原理及方案 (8)3.1频率计的设计原理 (8)3.1.1 直接测频法原理 (9)3.1.2 等精度测频法原理 (9)3.2频率计的设计方案 (10)3.2.1 基于直接测频法的设计方案 (10)3.2.2 基于等精度测频法的设计方案 (11)第4章频率计硬件与软件 (14)4.1频率计硬件 (14)4.1.1 电源部分 (14)4.1.2 整形部分 (15)4.1.3 CPLD芯片 (15)4.1.4 显示部分 (16)4.1.5 键盘部分 (17)4.2频率计软件 (18)4.2.1 分频器模块 (18)4.2.2 闸门定时模块 (19)4.2.3 测频控制信号发生器模块 (20)4.2.4 计数器模块 (22)4.2.5 锁存器模块 (23)4.2.6 显示模块 (24)第5章调试 (25)5.1硬件调试 (25)5.1.1 静态调试 (25)5.1.2 连机仿真、在线动态调试 (25)5.2软件调试 (26)参考文献 (28)致谢 (29)附录1 设计源程序 (30)直接测频法 (30)等精度测频法 (33)附录2 电路图 (44)基于CPLD的频率计顶层电路设计图（1）---直接测频法 (44)基于CPLD的频率计顶层电路设计图（2）---等精度测频法 (45)基于CPLD的频率计硬件电路设计图（3）---直接测频法 (46)基于CPLD的频率计硬件电路设计图（4）---等精度测频法 (47)第1章绪论1.1 背景20世纪后期，随着信息技术、电子技术的飞速发展，现代电子产品几乎渗透了社会的各个领域，有力地推动了社会信息化程度的大大提高和社会生产力的发展。
基于cpld的频率测量计
基于cpld的频率测量计一、引言频率是指单位时间内重复发生的事件次数，是电子工程学中经常用到的概念之一。
例如，计算机系统中的频率就是指每秒钟的时钟脉冲数量。
而在电子测试和测量领域中，频率的测量也是非常重要的。
本文将介绍一种基于CPLD（Complex Programmable Logic Device）的频率测量计，它采用了基于数字技术的方法，能够非常准确地测量输入信号的频率。
二、系统设计CPLD是一种可编程逻辑器件，它可以根据用户的需求进行逻辑设计和综合实现。
该器件具有可重复使用性强、可编程性高、芯片密度大的特点，因此被广泛用于数字电路设计中。
在该频率测量计中，我们选用了普遍使用的CPLD型号——EPM240-F100C5。
系统设计中的各个部分功能如下所示：1. 信号输入模块：该模块用于接收原始的输入信号。
它实现了输入信号的滤波和防抖，保证了输入信号的稳定性。
在该模块中，我们使用了RC滤波电路和Schmitt触发器，对输入信号进行处理，以保证信号质量。
2. 信号计数模块：该模块用于对输入信号进行计数，并通过一个计数器来实现。
当计数器的值达到一定值时，我们就可以计算出输入信号的频率。
在该模块中，我们使用了CE （Clock Enable）触发器来实现计数器的计数功能，具有同时输入时钟和使能信号的特点。
3. 数字显示模块：该模块用于将测量出的频率通过数字方式显示出来。
我们采用了常见的七段数码管进行显示。
在该模块中，我们通过对七段数码管的控制来实现数字的显示。
4. 系统控制模块：该模块用于对整个测量系统进行控制和管理。
它包括开关机控制、复位控制、频率计算等功能。
我们使用了一个简单的有限状态机（FSM）来控制这部分功能。
三、实现过程除了上述四个模块之外，该频率测量计还需要使用一些额外的器件，如RC滤波电路、Schmitt触发器、CE触发器、七段数码管等。
这些器件的选型和接线将直接影响到最终的测量结果，因此要特别注意。
基于CPLD的频率计设计
基于CPLD的频率计设计摘要本文介绍了一种基于复杂可编程逻辑器件（CPLD）的频率计设计。
频率计是一种测量信号频率的仪器，广泛应用于电子工程、通信工程等领域。
本文首先简要介绍了频率计的原理和应用场景，然后详细阐述了基于CPLD的频率计的设计思路和实现步骤。
最后，通过实验验证了设计的可行性和准确性。
本文通过Markdown文本格式输出，便于阅读和理解。
引言频率计作为一种常用的测量设备，广泛应用于各个领域。
传统上，频率计主要使用模拟电路实现。
然而，随着数字电子技术的发展，CPLD逐渐成为一种流行的可编程逻辑器件，其具有体积小、功耗低和灵活性高等优点。
本文将介绍如何利用CPLD设计出一种精确可靠的频率计。
频率计原理频率计的基本原理是测量信号周期的倒数，即计算出信号的频率。
实现频率计需要以下几个步骤：1.输入信号经过滤波器，去除噪音和干扰。
2.使用计数器模块对输入信号进行频率计数。
3.使用定时器模块来确定计数的时间窗口。
4.根据计数结果和时间窗口的长度计算出信号的频率。
基于CPLD的频率计设计思路基于CPLD的频率计设计可以分为以下几个关键步骤：1.确定输入信号的范围和要求。
根据应用的具体需求，确定输入信号的频率范围和精度要求。
2.选择合适的CPLD芯片。
根据输入信号的要求，选择具有足够的计数器和定时器资源的CPLD芯片。
3.编写计数器和定时器的Verilog代码。
根据选定的CPLD芯片的特性，使用Verilog语言编写计数器和定时器的逻辑代码。
4.设计输入和输出接口。
根据具体的应用场景，设计CPLD芯片的输入和输出接口。
基于CPLD的频率计设计实现步骤1：确定输入信号的范围和要求在本设计中，假设输入信号的频率范围为1Hz到10MHz，要求测量精度为0.1Hz。
步骤2：选择合适的CPLD芯片根据步骤1的要求，选择支持至少10MHz频率计数的CPLD芯片。
步骤3：编写计数器和定时器的Verilog代码在这一步骤中，我们使用Verilog语言编写计数器和定时器的逻辑代码。
低频数字式相位测试仪的设计与实现
低频数字式相位测试仪的设计与实现尹晓慧;陈劲;张宝菊;王为【摘要】基于过零检测法,以微控制器ATmega 128和可编程逻辑器件EPM1270为核心,设计并实现了对双路同频低频信号的相位差和频率进行测量的系统.在一个可编程逻辑器件(Complex Programmable Logic Device,CPLD)内实现了数字式相位差和频率的数据采集,简化了系统设计.系统可以对200 Hz～10 kHz频率范围内的信号进行相对精确的测量,与传统相位测量仪相比,具有硬件电路简单、测量速度快和易于实现等优点.【期刊名称】《天津师范大学学报（自然科学版）》【年(卷),期】2012(032)001【总页数】4页(P39-42)【关键词】相位测量;频率测量;CPLD;微控制器;液晶显示【作者】尹晓慧;陈劲;张宝菊;王为【作者单位】天津师范大学物理与电子信息学院,天津300387;天津师范大学物理与电子信息学院,天津300387;天津师范大学物理与电子信息学院,天津300387;天津师范大学物理与电子信息学院,天津300387【正文语种】中文【中图分类】TM932在电子测量技术中，相位测量是最基本的测量手段之一，相位测量仪是电子领域的常用仪器.随着相位测量技术广泛应用于国防、科研和生产等各个领域，对相位测量的要求也逐步向高精度、高智能化方向发展.在低频范围内，相位测量在电力和机械等部门具有非常重要的意义［1］，目前相位测量主要运用等精度测频和锁相环（Phase Locked Loop，PLL）测相等方法.研究发现，等精度测频法具有在整个测频范围内保持恒定高精度的特点，但该原理不能用于测量相位［2］.PLL测相可以实现等精度测相，但电路调试较复杂.因此，本研究选择直接测相法作为低频测相仪的测试方法.对于低频相位的测量，使用传统的模拟指针式仪表显然不能满足所需的精度要求，随着电子技术和微机技术的发展，数字式仪表因其高精度的测量分辨率以及高度智能化、直观化的特点得到越来越广泛的应用因此，本研究设计并实现了以CPLD和微控制器（Micro Control Unit，MCU）为核心的低频数字式相位测量仪.相位差测量的基本原理有3种：对信号波形的变换比较、对傅氏级数的运算和对三角函数的运算［2－3］.3种原理分别对应过零检测法、倍乘法和矢量法3种测量相位差的方法.过零点检测法是一种将相位测量变为时间测量的方法，其原理是将基准信号的过零时刻与被测信号的过零时刻进行比较，由二者之间的时间间隔与被测信号周期的比值推算出两信号之间的相位差.这种方法的特点是电路简单，且对启动采样电路要求不高，同时还具有测量分辨率高、线性好和易数字化等优点.任何一个周期函数都可以用傅氏级数表示，即用正弦函数和余弦函数构成的无穷级数来表示，倍乘法测量相位差所用的运算器是一个乘法器，2个信号是频率相同的正弦函数，相位差为φ，运算结果经过一个积分电路，可以得到一个直流电压V＝k cosφ，电路的输出和被测信号相位差的余弦成比例，因此其测量范围在45°以内，为使测量范围扩展到360°，需要附加一些电路才可以实现.倍乘法由于应用了积分环节，可以滤掉信号波形中的高次谐波，有效抑制了谐波对测量准确度的影响. 任何一个正弦函数都可以用矢量来表示，如各个正弦信号幅度相等、频率相同，运算器运用减法器合成得到矢量的模V＝2E sinφ／2.矢量法用于测量小角度范围时，灵敏度较好，可行度也较高；但在180°附近灵敏度降低，读数困难且不准确.由于系统输出为一余弦或正弦函数，因此这种方法适用于较宽的频带范围［1］.上述3种测量相位的方法各有优势，从测量范围、灵敏度、准确度、频率特性和谐波的敏感性等技术指标来看，过零检测法的输出正比于相位差的脉冲数，且易于实现数字化和自动化，故本研究采用过零检测法.采用过零检测法需要对被测信号的周期进行测量，由于信号的周期与频率之间呈倒数关系，本研究采用测量被测信号频率的方法实现对其周期的测量.频率测量的方法很多，可分为2大类：第1类是单位时间内测量脉冲周期的方法，这种方法的优势是能够用标准的基准单位时间对被测信号时钟进行脉冲测量，简单方便，容易实现，但是由于使用了基准的单位时间，所以测量脉冲时，如果被测信号的周期接近基准时钟的周期，测量的准确度就会下降，精度难以得到保障，所以这种方法只适合于测量高频信号，或者说这种方法只适合于基准时钟周期比被测信号周期大得多的情况；第2类测量方法是使用高频时钟对被测信号的单个时钟周期进行高频计数，这种方法的优点是使用高频时钟对被测信号的单个时钟周期进行高频计数可以在一个被测信号周期内完成对频率的测量，对于低频被测信号具有较高的精度，但设计较为复杂.本研究所涉及的频率测量范围为200 Hz～10 k Hz，属于低频信号，因此可以采用高频时钟的方法对频率进行测量.每种测量方法均存在2种具体的测量手段：一种是利用专用频率计模块来测量频率，如ICM7216芯片，其内部自带放大整形电路可以直接输入正弦信号，外部振荡电路部分选用由一块高精度晶振和2个低温度系数电容构成的10 MHz振荡电路，其转换开关具有0.01 s、0.1 s、1 s和10 s共4种闸门时间，量程可以自动切换，待计数过程结束时显示测频结果；另一种方法是利用CPLD和MCU来实现频率的测量，将被测信号通过模拟电路转换为方波信号输入EPM1270的某一I／O端口，在CPLD内部实现频率的采集，最后将计数值送入MCU处理并输出至液晶予以显示.比较2种测量手段，利用实验室现有条件，本研究采用CPLD和MCU实现对被测信号频率的测量.利用单片机控制计数器工作，硬件简单且频率测量精度高，这是目前较为成熟的一种高精度测频方案.系统的设计目标是实现双路同频率正弦波信号相位差和频率的测量.本研究采用数字鉴相技术在保持模拟式相位测试优势的同时，提出并实现了一种基于CPLD的低频数字式相位测试仪.该系统主要由数据采集电路、数据运算控制电路和数据显示电路3部分构成，采用CPLD和AVR单片机相结合构成整个系统的测控整体.CPLD主要负责数据采集，单片机负责读取CPLD采集的数据，再根据这些数据作出相应计算，并通过液晶将结果显示出来.系统在保持模拟式相位测试优点的同时，具有抗干扰能力强、外围电路简单和易于实现等优点［4－5］.测量相位差的具体方法为：先通过比较电路将两路同频率正弦信号分别转换为相应的脉冲信号将其中一路信号直接送入D触发器，作为触发信号；另一路信号通过反相器取反后与复位信号相与，将得到的结果送入D触发器的清零端，由D触发器输出一脉冲信号，此脉冲波形的脉宽为t，经过微处理器进行相应计算处理后得到两信号的相位差［6－7］.设计中频率测量的具体方法是：被测信号转换后形成脉冲信号，利用其上升沿触发计数器对基准时钟开始计数，处于下降沿时则停止计数，所得计数为N，利用t＝N×T／2，f＝1／t，其中T为所用晶振的时钟周期，利用单片机系统编程实现该运算式，即可求得频率，并将运算结果送液晶显示.系统的原理框图如图1所示.3.2.1 模拟部分模拟电路部分要将同频率的两路正弦信号转换为方波输出，电路采用电压比较器LM393.LM393内有2个电压比较器，两路信号分别接2个比较器同相输入端，将反相输入端接地，即构成过零比较电路.前级的射随器采用LM353，其作用是提高输入阻抗，提高负载.过零比较器使用芯片LM393来实现，该芯片性能较好，能够有效提取正弦波的过零点.选择使用过零点这种判断方法是因为正弦波在过零点的时候，斜率具有极大值，即使两列正弦波幅度略有不同，也不会对测量结果造成过大影响，所以芯片上输出口的上拉电阻主要用于控制高低电平输出的大小.图2和图3分别是A、B两路同频率正弦信号经过模拟电路转化为方波的电路图，其中W31和W32同时接通时构成跟随器，W32和W34同时接通时构成比例放大器.3.2.2 部分参数选择整个电路设计中，参数的选取至关重要，CPLD中计数器的时钟频率要选择恰当，时钟的脉宽要保证输入方波信号的高电平时间Δt最小时存在计数值，即系统能够采集Δt最小时的输入信号；同时，还要保证Δt最大时，计数器存在计数值，即能够采集到最大的相位差360°.根据相位误差范围的要求，计算Δφ＝Δt／T×360°＝0.5°，当 T＝10 k Hz时，Δt＝0.139μs，分频系数＝0.139／0.05＝2.78，故本设计采用2分频.由于AVR单片机数据位的限制，最终得到下限频率取200 Hz，此时，系统测量的展伸不确定度范围符合设计要求.系统的软件设计流程图如图4所示.本研究使用模块化的设计方法，所以软件模块和硬件模块均首先各自独立进行调试，独立调试通过后，再进行系统的软硬件综合调试.在调试输入波形整形模块时，首先检查该模块所有芯片的工作电压是否正常，调整工作电压后，再测试射随器的输出电压，如果其输出电压正常，则测试过零比较器的输出端，看其电压是否正常；如果不正常，可以稍微调整负载电阻，使其输出电压正常.实验所得数据均为正常情况下于实验室中测试得出，测试结果如表1所示.由表1数据可知，系统可以测量一定频率范围内2个同频正弦信号之间的相位差，并能达到稳定的测量精度（理论推算为0.5°，实际可达±3°）.测试结果存在的误差来源于所选基准时钟的准确性以及采用软件计数存在一定的延时.在实际应用中，CPLD可采用更高的晶振频率来增加频率的测量范围，并提高测量精度.本研究以微控制器ATmega 128和可编程逻辑器件EPM1270为核心，将单片机控制技术和电子设计自动化（Electronic Design Automation，EDA应用技术有机结合在一起，完成了低频数字式相位测试仪的设计与制作.由于可编程逻辑器件可以完成较大且较为复杂的逻辑处理任务，而且它灵活方便，易于移植，可通用性强，因此系统主要的逻辑功能均在可编程逻辑器件内部完成.本研究所设计的低频数字式相位测试仪采用CPLD，外围电路较为简单，工作可靠，电路调试和维护简单易行.【相关文献】［1］田秀丰，何继爱，李敏.低频数字式相位测量仪的设计［J］无线电通信技术，2008（2）：55－61.［2］陈明杰.低频数字相位（频率）测量的CPLD实现［J］.微计算机信息，2008，24（32）：224－225.［3］缪晓中.基于MCU＋CPLD的相位差和频率的测量方法研究及实现［J］.国外电子元器件，2008（7）：10－12.［4］姚远，王丽婷，郭佳静.低频数字式相位测量仪［J］.电子世界，2004（5）：39－41. ［5］潘洪明，邹立华，方燕红.同频正弦信号间相位差测量的设计［J］.电子工程师，2003，29（3）：41－42.［6］欧冰洁，段发阶.超声波隧道风速测量技术研究［J］.传感技术学报，2008，21（10）：1804－1807.［7］车惊春，韩晓东.Protel DXP印制电路板设计指南［M］.北京：中国铁道出版社，2004：94－110.［8］龙腾科技.Protel DXP循序渐进教程［M］.北京：科学出版社，2005：22－52.。
(PL可编程逻辑器件)基于cpld的频率测量计
（PL可编程逻辑器件）基于cpld的频率测量计基于CPLD的频率测量计摘要本文主要论述了利用CPLD进行测频计数，单片机实施控制实现等精度频率计的设计过程。
该频率计利用等精度的设计方法，克服了基于传统测频原理的频率计的测量精度随被测信号频率的下降而降低的缺点。
等精度的测量方法不但具有较高的测量精度，而且在整个频率区域保持恒定的测试精度。
该频率计利用CPLD来实现频率的测量计数。
利用单片机完成整个测量电路的测试控制、数据处理和显示输出。
本文详细论述了硬件电路的组成和单片机的软件控制流程。
其中硬件电路包括键控制模块、显示模块、输入信号整形模块以及单片机和CPLD主控模块。
设计器件采用Atmel公司的单片机AT89C51和Altera公司的MAX7000系列EPM7128SLC84-15芯片。
键控制模块设置1个开始键和3个时间选择键，键值的读入采用一片74LS165来完成；显示模块用8只74LS164完成LED的串行显示；被测信号经限幅后由两级直接耦合放大器进行放大，再经施密特触发器整形后输入CPLD；标准频率采用40MHz有源晶振动实现；单片机软件用汇编语言编写，软件模块对应于硬件电路的每一个部分，还包括部分数据计算和转换模块。
关键词：单片机，CPLD，频率计，测频，等精度THE DESIGN OF FREQUENCY MEASUREMENT BASED ON CPLDAbstractThe reach pape rmainly discusses the design process of equal-accuracy frequency meter that uses CPLD to count the frequency measurement and frequency meter is also controled by single chip computer. The frequency meter makes use of equal-accuracy design that can overcome the disadvantage of traditional measuring principle,which precision declines as measured signal frequency does. The equal-accuracy measurement not only has higher measuring precision,but also can keep invariable measuring precision in whole area of frequency.This frequency meter uses CPLD to realize the measuring count of frequency. Single chip computer completes the test control、data processing and display output of the system.This essay discusses the compose of hardware circuit and software control flow of single chip computer in detail. Hardware circuit includes key control module、display module, plastic module of input signal、single chip computer control module and CPLD main control module.The frequency meter adopts single chip computer AT89C51 of Atmel company and EPM7128SLC84-15 of Altera company. Key control module has 1 function key and 3 time selection key. A chip 74LS165 completes the key value input. Display module uses eight 74LS165s to realize the serial display of LED. First, the measuring signal amplitude is limited. Second, the single is amplified by two class direct coupling amplifier. Finally, the signal inputs CPLD after itis trimed by Smitter trigger. Standard frequency is 40MHz. Software program of single chip computer is writed by assembly language. Someof software program is corresponded to every hardware part, the others includ data count and transform.Key Words：SCM;CPLD，Frequency meter，Frequency measurement，Equal-precision目录第一章引言 (1)第二章测量原理及其设计内容 (2)2.1 测量原理 (2)2.2 频率计的设计内容和意义 (3)第三章硬件电路设计 (6)3.1 系统组成 (6)3.2 测频模块的工作原理及设计 (7)3.2.1 CPLD的结构与功能介绍 (7)3.2.2 CPLD测频模块的逻辑设计 (8)3.3 键控制模块 (10)3.4 显示模块 (11)3.5 电源模块 (12)3.6 输入信号整形模块 (13)3.7 单片机主控模块 (14)3.7.1 AT89C51单片机性能 (14)3.7.2 单片机控制电路 (17)3.8 其它电路 (18)第四章软件设计 (19)4.1 Quartus II概述 (19)4.2 Quartus II使用VHDL实现系统功能的全过程 (20)4.2.1 电子系统的设计方法 (20)4.2.2 “自顶向下”与“自底向上”的设计方法 (21)4.2.3 VHDL语言简介 (22)4.2.4 频率计的VHDL设计 (22)4.3 CPLD模块仿真 (25)4.4 单片机的汇编语言编程 (26)4.4.1 单片机主程序 (26)4.4.2 测频子程序 (27)4.4.3 显示子程序 (28)4.4.4 键盘扫描子程序 (29)4.4.5 时间值输入子程序 (30)4.4.6 延时子程序 (30)第五章实验测试及误差分析 (31)5.1 实验测试 (31)5.2 误差分析 (31)结论 (33)参考文献 (34)致谢 (36)附录1 单片机控制程序清单 (37)附录2 电路原理图 (50)。
低频数字相位测量仪
、设计任务和技术要求1.1设计内容设计制作一个低频数字相位测量仪，要求使用单片机和 FPGA 来共同实现，FPGA 完成测量时间差，而单片机完成数据的读取、键盘控制和显示等功能。
1.2设计要求频率范围：20Hz~20kHz 。
相位测量仪的输入阻抗：仝 允许两路输入正弦信号峰峰值可分别在 1~5V 变化。
相位测量绝对误差W 2°。
具有频率测量及数字显示功能。
相位差数字显示，分辨力为 0.1 主芯片：Altera 的 FLEX10K10。
要求扩展键盘和显示接口电路，可以进行键盘控制以及显示等功能。
二、系统设计方案2.1方案论证根据系统的设计要求，本系统可分为三大基本组成部分：1. 数据采集电路数据采集电路主要是运用 FP GA/C PLD 采集两个同频待测正弦信号的频率和相位差所对应的时间差。
2. 数据运算控制电路数据运算控制电路主要是运用单片机读取FPGA/CPLD 采集到的数据，并根据这些数据计算待测正弦信号的频率及两路同频正弦信号之间的相位差。
3. 数据显示电路数据显示电路是通过功能键切换用LCD 液晶模块显示出待测信号的频率和相位差。
4. 整形电路由于FPGA 对脉冲信号比较敏感，而被测信号是周期相同、相位不同的两路正弦波信号， 为了准确地测出两路正弦波信号的相位差及其频率，我们需要对输入波形进行整形，使正弦 波变成方波信号，并输入 FPGA 进行处理。
整个系统的总体原理框图如图1) 2) 3) 4) 5) 6)7) 8)lOOkQ 。
2.1所示。
图2.1系统原理框图2.2程序设计框图图22程序设计流程图三、硬件电路图的设计与分析3.1 FPGA数据采集电路图3.1数据采集电路FPGA数据采集电路的功能就是实现将待测正弦信号的周期、相位差变为19位的数字量。
根据系统的总体设计方案，FPGA数据采集电路的输入输出信号有：CLK ――系统工作时钟信号输入端；A，B――两路被测信号输入端；EN ――单片机发出的传送数据使能信号；RSEL ――单片机发出的传送数据类型信号；DATA[18..O] ―― FPGA到单片机的数据输出口。
基于cpld的简易数字频率计的设计
基于cpld的简易数字频率计的设计
基于CPLD的简易数字频率计的设计如下：
首先，将CPLD作为主控芯片，实现信号的采集、处理和控制。
通过输入的信号，经过滤波器去除噪音和干扰，然后使用计数器模块对输入信号的频率进行测量。
计数器模块将信号的周期转换成相应的脉冲数，再通过单片机进行数据处理，计算出信号的频率。
其次，利用单片机进行数据处理和显示。
单片机通过接收计数器模块的脉冲数，根据测量公式计算出信号的频率，并将结果显示在LCD屏幕上。
同时，单片机还负责控制CPLD的工作流程，实现整个系统的协调工作。
最后，通过仿真和测试验证设计的正确性和可行性。
测试结果表明，该数字频率计具有测量精度高、抗干扰能力强、稳定性好等优点，可以广泛应用于各种需要测量频率的场合。
基于CPLD的简易数字频率计的设计方法包括硬件设计和软件设计两部分。
硬件设计主要是利用CPLD和单片机等芯片进行电路设计和搭建；软件设计主要是利用CPLD编程语言和单片机编程语言进行程序编写和调试。
在实际应用中，需要根据具体需求和条件进行选择和调整。
基于单片机和CPLD的数字相位测量仪设计
测 量输 入 与输 出信 号 问 的相 差 △ｐ以便 确 定 线性 控 制 的 范 围 。 （ ， 常用 到的 一 般 测
量 工具 ， 比如 在 电力 系统 中 电 网 并 网合 闸时 ， 求 两 电 网 的电 信 要
号 相 同 ， 就 要 求精 确 的 测 量 两工 频 信 号 之 间 的相 位 差 。 有 测 这 还
形， 电路 图如 图 ２所 示 。 密 特触 发 器 在单 门限 电压 比较 器 的基 施
础 上 加 入 了 正反 馈 网 络 ， 以 有 效提 高抗 干 扰 能 力 ， 而 避 免 信 可 从
的 相位 。通 常所 谓 相 位 测量 是 指 对 两 个 同 频 率 信号 之 间 相 位 差
的 测量 。相 位 的 测 量很 重 要 ， 测 某元 件 的阻 抗 Ｚ 厶 因 此 如 ＝ ，
姚 晖 李 伟 季上 满 沈科杰 胡 娅 （ 浙江理工大学信息电子学院， 浙江 杭州 ３０ １ ） １０ ８
摘 要
介 绍 了数 字 式低 频 相 位 测量 仪 的 组成 、 作原 理 ， 出 了一 种基 于单 片机 和 可编 程 逻辑 器件 的 低频 数 字相 位 测 量 仪 的 工 提 设 计 方 案。 系统 以 Ａ ８ Ｃ ２单 片机 小 系统 及 Ａｌ ｒ 司 的 Ｅ Ｍ７ ２ Ｓ Ｃ８ — ５ Ｃ Ｌ 为核 心 ， 频 率 为 ２ Ｈ Ｔ９ ５ ｔ ａ公 ｅ Ｐ １８ Ｌ ４ １ Ｐ Ｄ 对 ０ ｚ到 ２ ｋ ｚ ０Ｈ 的 正 弦 波信 号 实现 精 确 测 频 、 相 ， 用 以 ８ ７ 测 并 ２ ９为 核 心 的键 盘 显 示 电路 给 以显 示 。 对 测 周 误 差进 行 了改进 分 析 。 设 计 还 该
Ｋｅ ｗｏｒｓ： ａ ｅ ｍ ｅ ｓ ｅ， ｙ ｄ ｐｈ ｓ ａ ｕｒ ＭＣＵ， ＣＰＬ ｆ Ｄ，ｅｑｕ ｎｃ ，ｒｏｒ ｒ ｅ ｙｅ ｒ
基于单片机和CPLD的数字相位测量仪设计
《工业控制计算机》2010年23卷第1期正弦信号υ（t）＝υm cos（ωt＋φ）有三个要素：振幅、角频率和初相位。
正弦信号经过不同的时间或不同的网络后可以有不同的相位。
通常所谓相位测量是指对两个同频率信号之间相位差的测量。
相位的测量很重要，如测某元件的阻抗Z＝UI∠φ，因此要知道复阻抗就要知道电压与电流间的相位差φ。
另外在间接调频电路中，利用电压控制谐振电路的中心频率，从而使载波的相位φ产生漂移Δφ，即频率随控制电压改变。
在这种调频电路中要确定控制电压与相移Δφ间线性变换的范围，因而就需要测量输入与输出信号间的相差Δφ，以便确定线性控制的范围。
低频数字式相位测试仪在工业领域中是经常用到的一般测量工具，比如在电力系统中电网并网合闸时，要求两电网的电信号相同，这就要求精确的测量两工频信号之间的相位差。
还有测量两列同频信号的相位差在研究网络、系统的频率特性中具有重要意义。
近年来，随着科学技术的迅速发展，很多测量仪逐渐向“智能仪器”和“自动测试系统”发展，这使得仪器的使用比较简单，功能越来越多。
1系统组成系统主要包括整形电路，以CPLD为核心的频率、相位差测量电路，以单片机为核心的计算、控制电路以及以8279为核心的键盘显示电路组成。
系统的结构原理图如图1所示。
图1低频数字相位测量仪结构图1．1整形电路整形电路主要用于将两路具有相位差的正弦波都整形成方波，以便让CPLD可以对其进行计数、测频。
本系统中我们使用两个施密特触发器对两路信号进行整形，电路图如图2所示。
施密特触发器在单门限电压比较器的基础上加入了正反馈网络，可以有效提高抗干扰能力，从而避免信号在过零点时多次触发的现象。
另外，为了保证输入电路对相位差测量不带来误差，必须使两个施密特触发器的门限电平相等。
图2施密特整形电路1．2频率、相位差测量电路本系统主要采用测周期的方法来测量信号的频率。
首先，将整形后的信号进行二分频，那么二分频后信号的高电平宽度正好对应于原信号的周期T。
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简 介
等精度频率/相位计实物图
本系统采用Altera公司CPLD芯片 EPM240T100C5N和单片机AT89S52构成测控主 体。其中，CPLD主要负责采集两个同频待测正 弦信号的频率和相位差所对应的时间差，而单片 机负责读取CPLD的数据，并根据这些数据技术 待测正弦信号的频率及两路同频正弦信号之间的 相位差，同时通过功能键切换显示出待测信号的 频率和相位差。由于CPLD对脉冲信号比较敏感， 而被测信号是周期相同、相位不同的两路正弦波 信号，故需对输入波形进行整形，使其变成方波 信号，再输入CPLD进行处理。由于系统将CPLD 和单片机相结合，综合其优点，具有集成度高、 稳定性好、设计灵活和设计效率高等优点。
鉴相器原理图和仿真波形
系统模块设计,包括信号整形模块，CPLD数据采集模块， 单片机数据运算控制及数据显示模块
单片机模块的程序设计流程图
等精度频率/相位计实物图
CPLD模块差时序图
从图中可以看出，SPUL= 1时，系统进行等精度测频。这时，CLR一个 正脉冲后，系统被初始化。然后CL被置为高电平，但这时两个计数器并 未开始计数(START=0),直到此后被测信号TCLK出现一个上升沿， START= 1时两个计数器同时启动，分别对被测信号和标准信号开始计 数，其中BZQ和TSQ分别为标准频率计数器和被测频率计数器的计数值。 由图可见，在CL变为低电平后，计数仍未停止，直到TCLK出现一个上 升沿为止，这时START=0，可作为单片机了解计数结束的标志信号。 仿真波形中TCLK和BCLK的周期分别设置为10us和500ns。在图中可以 看到，计数结果是，对TCLK的计数值是5，对BCLK的计数值是64(十六 进制)。通过控制SEL就能按照8个8位将计数器中的32位数读入单片机中 进行计算， 在图中，取SPUL=0时，系统被允许进行脉宽测试。为了便于观察，图 中仿真波形中的TCLK和BCLK的周期分别设置为75us和500ns。此时， CL和CLR的功能都能发生变化，前者为1时测信号高电平的脉宽，为0时 测低电平的脉宽；而后者CLR变为1时作系统初始化，由1变为0后启动 电路系统的标准信号计数器BZQ准备对标准频率进行计数。而允许计数 的条件是此后出现的第一个脉宽。由图11可见，当CL= 1，TCLK的高电 平脉冲到来时，即启动了BZQ进行计数，而在TCLK的低电平到来时停 止计数，状态信号EEND则由低电平变为高电平，告诉单片机计数结束。 计数值可以通过SEL读出，这里是4BH. 由此，不难算出，TCLK的高电平脉宽应该等于4BH乘以BCLK的周期。 改变CL为0，又能测出TCLK的低电平脉宽，从而可以获得TCLK的占空 比，再根据式 相位差=N1*360°/（N1+N2）可得相位差。
谢谢观赏！
基于CPLD的低频相位测 量仪的设计与实现
以Altera公司CPLD芯片 EPM240T100C5N和单片机 AT89S52为核心，辅以相关模拟 电路，构成一个低频数字式相位 测量仪。系统由整形电路、 CPLD数据采集电路、单片机数 据运算控制电路和数据显示电路 几部分构成。包括硬件设计和软 件设计两大部分。
系统可分为三部分：
数据采集电路 数据运算控制电路 数据显示电路
由于CPLD具有集成度高，I/O资源丰富，稳定可 靠等优点，而单片机具有良好的人机接口和运算 控制功能。
等精度测频主控结构图
测频时序图
相位测量：将两路被测正弦波信号整成方波信号，通 过鉴相器，输出一路具有不同占空比的脉冲波形。由 仿真波形可知，该脉冲信号的占空比与这两路信号