0.18 微米CMOS工艺低功耗标准单元库的开发与验证
低功耗CMOS集成运算放大器的研究与设计
级全差分运算放大器。通过采用密勒电容和调零电阻串联的补偿电路,有效地改善了电路的频率
响应特性,提高了转换速度,使该两级运算放大器在获得较大输入共模范围和输出摆幅的同时,还
获得了较高的增益及相位裕度,满足便携式电子产品的低功耗、高性能要求。Cadence Spectre BSIM3V3模型仿真结果表明,在10 GQ负载电阻和1 pF负载电容并联的条件下,该两级运算放
64.
[5]Lee T H.CMOS射频集成电路设计[M].(英文版). 北京:电子工业出版社,2002.230-233.
6结论
本文提出了一种新颖的低噪声放大器,在输入
作者简介:高清运(1965一),女(汉族),河 南新乡人,副教授,博士,主要研究方向为 集成电路设计。
(上接第416页) 通过引入密勒电容和调零电阻串联电路进行频率补 偿,使系统具有较好的频率响应特性和较大的摆率。 采用Cadence Spectre模拟器的BSIM3V3模型,对
本文设计了一种可满足视频速度应用的低电压低功耗10位流水线结构的CMOS A/D转换器.该转换器由9个低功耗运算放大器和19个比较器组成,采用 1.5位/级共9级流水线结构,级间增益为2并带有数字校正逻辑.为了提高其抗噪声能力及降低二阶谐波失真,该A/D转换器采用了全差分结构.全芯片模拟结 果表明,在3V工作电压下,以20MHz的速度对2MHz的输入信号进行采样时,其信噪失调比达到53dB,功率消耗为28.7mW.最后,基于0.6μm CMOS工艺得到该 A/D转换器核的芯片面积为1.55mm2.
2020—2027.
[4]Soorapanth T,Lee T H.RF linearity of short-channel MOSFE'Ts[A].First Int Workshop Des Mixed-Mode Integr Circ and Appl[C].Cancun,Mexico.1997.18—
基于0.18 μm CMOS工艺的高精度低功耗比较器电路设计
作者简介:张洁(1990—),女,安徽淮北人,讲师,硕士;研究方向:信号与信息处理㊂高精度低功耗比较器电路设计张㊀洁(中山大学新华学院,广东㊀广州㊀510000)摘㊀要:比较器作为模数转换电路关键模块之一,其速度㊁精度㊁功耗等性能决定了ADC 电路的整体性能㊂应用于不同类型的ADC 结构的比较器电路,对其性能参数有着不同的要求㊂文章提出了一种基于预放大再生锁存理论,应用于SAR ADC(逐次逼近型模数转换)结构的比较器,该比较器达到了高精度,低功耗等高性能要求,在1.8V 电源供电下,时钟频率为2MHz 时,该比较器的分辨率达到1mV,平均功耗为0.3mW㊂关键词:预放大;正反馈;动态锁存;高精度;低功耗;CMOS 工艺0㊀引言在微电子技术领域,SOC(集成电路片上集成系统)经过长久的发展,CMOS 工艺也在不断地进步,由于器件尺寸的不断减小,电源电压不断降低,芯片集成度越来越高㊂但是功耗却在不断地增长,功耗㊁速度㊁精度和面积等指标更是衡量高性能芯片的重中之重㊂所以在集成电路的设计过程中,如何降低芯片的功耗,提高精度,已经成为当前IC 设计日渐突出的首要问题[1-3]㊂1㊀电路设计本研究的比较器是基于预放大再生锁存理论进行优化设计,应用在SAR ADC(逐次逼近型模数转换)结构的A /D 转换电路模块中㊂比较器主要分为三大模块:前置预放大级㊁动态锁存比较级和输出缓冲级㊂整体电路框架契合了SAR ADC 低功耗,芯片封装小的结构特点,采用的动态正反馈锁存级,动态分时工作的模式有效降低失调电压,实现更低的功耗;设计的前置预放大器,弥补了正反馈锁存器存在过大的输入失调电压和回踢噪声的缺陷,提高比较器的速度和精度;输出缓冲级增强了对后面接入电路的负载驱动能力,并对输出信号的波形进行整形㊂1.1㊀前置预放大器电路的设计前置预放大级采用的是全差分结构的单级放大器,以两个交叉耦合的PMOS 晶体管和二极管负载形成正负电阻负载的结构,再结合电路中的共源共栅结构,提供合适的增益和带宽,满足速度要求的同时达到了精度的设计指标㊂该放大器采用了基本的差分放大电路结构,如图1所示㊂M5和M6的共栅级结构串联在差分输入对和输出之间,形成了一个巧妙的内部隔离电路,结合差分对M7,M8对下一级锁存器电路产生的回踢噪声进行多级的衰减㊂M10是放大器电路的尾电流管,M9和M10组成一组电流镜结构,通过设置管子的宽长比为1ʒ1,等比例把偏置电路提供的电流源,复制过来为放大电路提供工作电流㊂考虑到MOS 管沟道调制效应和噪声的影响,电路中电流路径上的放大管和负载管的栅长都设计为大于或等于1μm㊂为了能够让前置预放大器正常的工作,需设计一个偏置电路,为它提供一个稳定的电流源和偏置电压㊂本次设计的基准电流源,只是要让放大器正常的工作,对基准源的精准度没有严格的要求,采用以阈值电压为基准的自偏置电路㊂图1 前置预放大器电路16第21期2020年11月无线互联科技·设计分析No.21November,20201.2㊀动态正反馈锁存器电路的设计动态锁存比较级采用的是动态正反馈锁存的电路结构,以提高比较器的精度,降低整体电路功耗㊂如图2所示,其中M9和M10是输入对管,M5和M6是外部时钟控制的开关管,M3和M4是电路的复位管,M1,M2,M7,M8构成了交叉耦合反相器形式的正反馈环路结构㊂动态正反馈锁存器的电路也是差分对称的结构,为了减小失调电压的影响,在设计电路时就要考虑到MOS 管的匹配问题[4],主要是调节M9,M10管的宽长比使其工作在线性区,并实现完全匹配㊂图2㊀动态正反馈锁存器电路1.3㊀输出缓冲级电路的设计输出缓冲级作为比较器的最后一级电路,主要是对上一级电路输出的高电平㊁低电平信号进行整形(电平判决),提高输出端负载驱动的能力,并提升比较器的整体速度[5]㊂因为级联反相器的电路结构简单,传输速度快,容易设计,所以本次设计的输出缓冲级电路采用的是传统的反相器级联的电路结构㊂2㊀电路仿真结果分析比较器电路的传输时延仿真结果如图3所示㊂从图中可以看出整体比较器电路的传输时延约为202ps㊂相比于单个锁存器电路418ps 的延时时间,在加入了前置预放大级电路和输出缓冲级电路后,比较器的速度性能有了明显的提升㊂比较器整体功耗的仿真时,给比较器送入工作时钟,在比较器能进行正常工作时,进行直流仿真,通过DC 直流扫描电源,直接得到电路的平均功耗㊂如图4所示,满足了本次设计任务的功耗指标要求㊂图3㊀比较器传输时延仿真结果图4㊀比较器的整体功耗本设计的任务指标分辨率要求小于3mV,考虑余量后进行比较器分辨率为1mV 的仿真测试㊂在比较器V ref 输入端输入一个1V 的直流参考电压,V in 输入端输入一个分为5个点,从998mV 到1.002mV,每个点间隔1mV,周期为2μs 的阶跃小信号,对比较器进行瞬态仿真,设置结束时间为4μs,仿真精度为高精度,仿真结果如图5所示,当V in ɤ1V -999.4mV 时,输出在垂直坐标V1发生了跳变,当V in ȡ1.0004V -1V 时,输出在垂直坐标V2发生了跳变,当比较器的输入相差大于1mV 时,能够产生正确的比较结果,达到了设计任务要求的分辨率指标㊂图5㊀分辨率仿真结果3㊀结语本文中前置预放大器采用全差分单级放大的结构,把输入信号迅速放大加载到锁存器的输入端,内部带有隔离电路,可以有效消除回踢噪声的影响,同时放大器具有一(下转第65页)26第21期2020年11月无线互联科技㊃技术应用No.21November,2020[6]海明辉.人工智能技术在广播电视中的应用研究[J].中国传媒科技,2020(7):50-51.[7]宋晓雨.人工智能技术在移动互联网发展中的应用[J].信息记录材料,2020(7):168-170.(编辑㊀王雪芬) Analysis on the application of artificial intelligencetechnology in the development of mobile InternetZhen Zhen(Wuhan International Trade University,Wuhan430012,China)Abstract:With the continuous development of information technology and Internet technology,human society has entered the era of artificial intelligence,and the continuous progress of science and technology has made good scientific achievements in all fields of social production.At present,mobile Internet has gradually become an indispensable part of human social life because of its own advantages.If artificial intelligence technology and mobile Internet technology are combined,the development of artificial intelligence will be greatly promoted.It will also make deeper progress in human society.Therefore,under the current social background,artificial intelligence technology should be linked with the development of mobile Internet,promote artificial intelligence to continue to infiltrate into many fields,better meet the needs of information and intelligent technology in social development,so that artificial intelligence technology can better promote the production and development of society.Key words:artificial intelligence;mobile Internet;applications(上接第62页)定的增益和带宽保障了比较器的速度和精度㊂锁存器主要是实现对输入信号的判断比较形成锁存的作用,采用的是动态正反馈的结构,由时钟控制,有效降低失调电压,减少电路功耗㊂输出缓冲级电路采用的是反相器推免输出的结构,其增益最大,能够提高比较器的负载驱动能力㊂在2MHz的工作时钟频率下,分辨率达到了1mV,压摆率为8.9V/μs,功耗仅为0.3mW,满足了任务指标㊂[参考文献][1]高雪莲.一种基于SAR ADC的低功耗动态比较器研究[D].北京:北京交通大学,2007.[2]韩宝妮.基于0.18μm CMOS工艺的超高速比较器的设计[D].西安:西安电子科技大学,2009.[3]张俊,王明珍.一种分辨率为39μV的高精度比较器设计[J].电子质量,2013(8):24-27.[4]DELGADO R M,CARRASCO R M,FIORELLI R,et al.A76nW,4kS/s10-bit SAR ADC with offset cancellation for biomedical applications[C].Baltimore:Circuits and Systems,IEEE,2017.[5]LIN J Y,HSIEH C C.A0.3V10-bit SAR ADC With First2-bit Guess in90-nm CMOS[J].IEEE Transactions on Circuits&SystemsI Regular Papers,2017(3):562-572.(编辑㊀何㊀琳) Design of high precision low power comparator circuitbased on0.18μm CMOS processZhang Jie(Xinhua College of Sun Yat-Sen University,Guangzhou510000,China)Abstract:As one of the key modules of analog-to-digital conversion circuit,the speed,precision and power consumption of comparator determine the overall performance of ADC parator circuits with different types of ADC structures have different requirements for their performance parameters.A kind of comparator based on preamplifier regenerative latch theory is proposed in this paper,which is applied to SAR ADC(successive approximation A-D conversion)structure.The comparator has achieved high precision,low power consumption and other high performance requirements.When the clock frequency is2MHz,the resolution of the comparator is1mV,and the average power consumption is0.3mW.under the power supply of1.8power supplyKey words:preamplifier;positive feedback;dynamic latch;high precision;low power consumption;CMOS process56。
新版已有SMIC 0.18um CMOS Mixed-signal 1P6M工艺 IP硬核汇总441.doc
已有SMIC 0.18um CMOS Mixed-signal 1P6M工艺IP硬核18-1高精度模数转换器ADC模块性能指标:输出位数18bit最大信噪比(SNR)100dB最大信噪失真比(SNDR)96dB采样率44.1kHz (音频)工作电压:数字部分1.8V 模拟部分3V整体功耗20mW18-2开关电容Sigma-Delta调制器性能指标:带内量化噪声信噪比130dB带内热噪声信噪比110dB过采样时钟频率11.2896MHz(256倍过采样率)18-3多极多采样率数字抽取滤波器性能指标:信噪比110dB3dB带宽22kHz60dB带外衰减频率40kHz通带纹波小于0.0001dB18-4应用于采样电路的高增益、宽带跨导放大器性能指标:输入等效噪声小于10uV输出摆幅大于4V(差分信号峰峰值)直流增益大于70dB单位增益带宽大于200MHz(3pF负载)转换速率大于150V/us(3pF负载)18-5高精度、高速比较器性能指标:输入分辨率小于2mV最大采样率200MHz工作电流小于50uA18-6低压带隙基准源电路性能指标:温度系数100ppm电源抑制比80dB最小工作电压1.9V工作电流小于100Ua18-7 VCO(CSL电流控制放大器结构)性能指标:电源电压3.3V控制电压为0~1.8V输出频率850MHz~2280MHz功耗6.6mW。
相位噪声仿真值-78dBc@1MHz,测试值为-65dBc@1MHz。
18-8. VCO(差分环型振荡器结构)性能指标:电源电压1.8V控制电压为0~1.5V输出频率1.33GHz~1.93GHz功耗36mW相位噪声仿真值-107dBc@1MHz,测试值为-89dBc@1MHz。
18-9. 射频分频器性能指标:电源电压1.8V,最高工作频率2.3GHz。
18-10. 鉴频鉴相器性能指标:电源电压1.8V,无死区,操作频率仿真值500MHz。
对输入信号的占空比没有要求,引入噪声低。
数字集成电路低功耗物理实现技术与UPF
数字集成电路低功耗物理实现技术与UPF孙轶群sun.yiqun@国民技术股份有限公司Nationz Technologies Inc摘要本文从CMOS电路功耗原理入手,针对不同工艺尺寸下数字集成电路的低功耗物理实现方法进行描述,并着重描述了Synopsys UPF(Unified Power Format)对低功耗设计的描述方法。
UPF是Synopsys公司提出的一种对芯片中电源域设计进行约束的文件格式。
通过与UPF 格式匹配的Liberty文件,UPF约束文件可以被整套Galaxy物理实现平台的任何一个环节直接使用,并将设计者的电源设计约束传递给设计工具,由工具完成设计的实现工作,从而实现整套数字集成电路低功耗物理实现的流程。
1.0 概述本文从数字集成电路低功耗设计原理下手,对设计中低功耗的实现技术进行描述,包括完成低功耗设计需要的库资料以及常用EDA工具对低功耗技术实现的方法。
2.0 CMOS电路的低功耗设计原理CMOS电路功耗主要分3种,静态功耗主要与工艺以及电路结构相关,短路电流功耗主要与驱动电压、p-MOS和n-MOS同时打开时产生的最大电流、翻转频率以及上升、下降时间有关,开关电流功耗主要与负载电容、驱动电压、翻转频率有关。
做低功耗设计,就必须从这些影响功耗的因素下手。
3.0 低功耗设计手段及Library需求低功耗的设计手段较为复杂,但对于不同的设计,或者不同的工艺,实现的方法却各不相同。
3.1 0.18um及以上工艺0.18um及以上工艺,在低功耗设计手段上较为有限,主要原因在于,静态功耗很小,基本不用关心。
动态功耗方面,主要的功耗来自于Switching Power,即与负载电容、电压以及工作中的信号翻转频率相关。
减小负载电容,就必须在设计上下功夫,减少电路规模。
减少信号翻转频率,除了降低时钟频率外,只有在设计上考虑,能不翻转的信号就不翻转。
至于电压,由于0.18um及以上工艺的阈值电压有一定的限制,因此,供电电压降低,势必影响工作频率。
BCD工艺综述
BCD工艺及发展状况综述摘要:随着市场对低功耗、高效率节能功率电子产品需求的不断扩展,单芯片智能功率集成电路(SPIC)得到了迅猛发展。
目前,SPIC的制造主要采用一种称为BCD(Bipolar CMOS DMOS)的集成工艺技术,本文根据实际工艺的电压标准着重阐述了高压BCD、大功率BCD 以及高密度BCD工艺的各自特点及发展标准,同时介绍了世界知名IC制造厂商的并阐述了BCD工艺整体的发展特点及趋势。
关键词:SPIC功率集成技术BCD工艺1、引言智能功率集成电路(SPIC)是指将高压功率器件及低压信号处理电路和外围接口、检测、保护等功能电路集成到单芯片上的集成电路技术。
SPIC的发展依赖于目前最重要的功率集成技术——BCD工艺,BCD工艺的特点是将硅平面工艺用到功率集成上,该工艺是一种可以将双极、CMOS和DMOS器件同时集成到单芯片上的技术,1986年,由意法半导体公司率先研制成功了第一代BCD工艺,当时的技术被称为Multipower BCD technology[1],是一种4μm 60V工艺,在传统结隔离双极工艺中整合进了纵向DMOS(VDMOS)结构,该工艺采用了12张掩膜版,其工艺截面结构如图1所示:图1 ST公司的第一代BCD工艺集成器件剖面图[1]在功率应用领域,与传统的双极功率工艺相比BCD工艺具有显著的优势,最基本的优势就是使得电路设计者可以在高精度模拟的双极器件,高集成度的CMOS器件和作为功率输出级的DMOS器件之间自由选择。
由于DMOS具有高效率(低损耗)、高强度(无二次击穿)、高耐压、固有的源漏二极管的存在(作用类似续流二极管) 和高速的开关特性,因此,DMOS 特别适合作为功率开关器件,而且其制造工艺可以和和硅栅CMOS制造工艺兼容,从而有利于功率集成。
整合好的BCD工艺可大幅降低功耗,提高系统性能,增加可靠性和降低成本。
经过近三十年的发展,BCD工艺技术已经取得了很大进步,从第一代的4μm BCD工艺发展到了第六代0.13μm BCD工艺,线宽尺寸不断减小的同时也采用了更先进的多层金属布线系统,使得BCD工艺与纯CMOS工艺发展差距缩小;另一方面,BCD工艺向着标准化模块化发展,其基本工序标准化,混合工艺则由这些基本工序组合而成,设计人员可以根据各自的需要增减相应的工艺步骤。
0_18_mCMOS工艺下的新型ESD保护电路设计
收稿日期:2008-06-23基金项目:国家自然科学基金资助(60206006);教育部新世纪优秀人才计划资助(681231366);国家部委预研基金资助(51308040103);西安应用材料创新基金资助(XA -AM -200701)作者简介:刘红侠(1968-),女,教授,博士,E -mail :hxliu @mail .xidian .edu .cn .0.18μm CMOS 工艺下的新型ESD 保护电路设计刘红侠,刘青山(西安电子科技大学宽禁带半导体材料与器件教育部重点实验室,陕西西安 710071)摘要:为了有效地保护0.18μm CM OS 工艺下箝位器件的栅极,设计了一款新型的电源和地之间的静电保护电路.该电路在检测电路部分加了一个N M O S 反馈器件,同时在检测电路的下一级使用了动态传输结构.反馈器件能够提高电路中各器件工作状态的转换速度,使得保护电路能够及时关闭,避免箝位器件栅极电流保持过长时间,保护了箝位器件的栅极.此外,该电路采用0.18μm CM O S 工艺下的普通器件,节省了电路的成本.关键词:静电放电;保护电路;反馈;动态传输中图分类号:T N431.1 文献标识码:A 文章编号:1001-2400(2009)05-0867-04Analysis and design of novel ESD protection circuitin 0.18μm CMOS processLIU Hong -x ia ,L IU Qing -shan(M inistry of Educatio n K ey Lab .of W ide Band -G ap Semico nduc to r M a te rialsand Devices ,Xidian U niv .,Xi an 710071,China )A bstract : Based on the 0.18μm CM O S pro ce ss ,a new type o f pow er -rail ESD pro tection circuit fo rpr otecting the ga te o f the ESD clamp device is proposed .A n N M OS feedback device is added in thedetectio n circuit ,and the dynamic tra nsmissio n str ucture is applied .T he w o rking states a re enhanced bythe feedback structure ,w hich can shutdo wn the pr otectio n circuit immedia te ly ,reduce the hold time o fthe cur rent across the ga te of the clamp device ,and protect the ga te .T his circuit uses the no rmal devicesfor the 0.18μm CM O S pr ocess ,thus saving the cost gr eatly .T he effectiv eness o f this new pro tectioncircuit is ve rified by the research results .Key Words : electro -static dischar ge (ESD );pro tection cir cuits ;feedback ;dy namic transmission伴随工艺技术的日臻完善,可靠性问题越来越成为制约集成电路发展的瓶颈.而在众多失效原因中,静电放电(ESD )问题尤为严重,统计结果表明:大约40%以上的集成电路失效都是由于ESD 失效引起的.在许多芯片测试中发现[1-5]:虽然芯片有良好的输入输出防护设计,而且输入输出接口均正常工作,但是芯片内部却出现了异常损伤.图1就是在ND 模式的静电放电情况下芯片内部出现损伤的现象.图中负电压出现在输入焊盘和V DD 之间,V D D 在ND 模式测试时候是接地的.此负的ESD 电压首先由静电防护电路到达V SS 电源线,在该测试情况下V SS 是浮接的,因此在V DD 和V SS 之间存在电压降.如果这个电压不能及时泄放掉,就会造成芯片内部器件的损伤.同时为了节省面积,内部电路通常都采用最小尺寸设计,芯片就更容易遭受ESD 损伤.现在的系统芯片SOC (Sy stem on chip )要求把数字电路和模拟电路做在同一块芯片上,为了防止信号干扰,通常把模拟部分和数字部分的电源分开,在芯片内部出现多对电源线和地线,电源和地之间的ESD 保护就显得格外重要了.2009年10月第36卷 第5期 西安电子科技大学学报(自然科学版)JOUR NAL OF XIDI AN UNIV ER SI TY Oct .2009Vol .36 No .5图1 电路中的异常损伤国外对于ESD 的研究始于上世纪末,全球各大公司都将ESD研究作为可靠性研究的重点,ESD 设计也成为可靠性设计的关键,现在已有800余项美国专利发表,而且逐年还有递增趋势.与ESD相关的研究论文累计有几千篇,IEEE 每年都会收录大概一百多篇ESD 方面的论文.但是纵观这些专利和研究论文发现,目前对于新的电路结构的研究和改进不是很多,还局限于以往的那几种成熟的电路上面,工作重点在于器件方面,以使用新的器件结构来获得更好的静电防护效果.但是这样做的结果提高了电路的成本.笔者设计的保护电路结构,使用的是0.18μm 工艺下的普通器件.由于使用了新的反馈技术,既能有效地提高电路的抗静电能力,而且不会提高制造成本.1 动态检测的保护电路图2给出了动态检测电路示意图.图2 动态检测电路示意图这种保护电路使用RC 网络来侦测ESD 电压,把侦测到的ESD 电压通过一个反相器输送到箝位器件上,将静电电流泄放掉.箝位器件的种类很多,有NM OS 器件、S TFOD 器件等.其中S TFOD 器件具有较强的单位静电释放能力,可以在较小的面积下提供高的防护电压.这种电路的ESD 脉冲上升时间仅有10ns 左右,电路正常上电延迟时间大概是1μs ~1ms 之间,而ESD 侦测电路中RC 时间常数介于这两者之间.当一个正的ESD 脉冲来临时,电容C 充电速度没有静电电压的上升速度快,A 点的电压就为低电压`0',PMOS 导通,将静电加载在箝位晶体管的栅极,形成一个低阻通路,箝位NMOS 器件开启,泄放ESD 电流.当电容充电完毕时,A 点的电位为`1',箝位晶体管的栅极电压为`0',晶体管关闭.在电路正常工作的时候,A 点是高电压,使箝位器件的栅极电压处于低电位,形成一个高阻断路,不影响内部电路的正常工作.在图2(b )的输出结果中,上升时间为10ns ,脉冲电压幅度为5V ,V (A ),V (B )分别是在脉冲电压作用下A 点和B 点电压的波形.这种电路最大的缺点是:在ESD 电压来临之际,箝位器件在泄放完静电以后不能及时关闭,使得静电电压在箝位器件的栅上保持时间较长,可能导致箝位器件发生热电击穿.为了有效地保护箝位器件的栅,使其免于遭受热电击穿.就需要特别设计RC 网络时间常数和电阻R 的大小.R 值太大的话,保持时间太长,会损坏器件的栅极;R 值如果太小,保持时间很短,不能将电流泄放完毕.研究结果表明,栅压最佳保持时间一般在20~30ns 之间.由于集成电路中电阻和电容的工艺参数漂移通常都很严重,而且集成电路的工艺角比较多,所以要很好地控制R 值的大小比较困难.同时,设计中使用了电容,而0.18μm 工艺中的单位面积MOS 电容为1fF /μm 2,通常电容会占用很大的芯片面积,设计中需要综合考虑两者的影响.868 西安电子科技大学学报(自然科学版) 第36卷2 采用反馈和动态延时的保护电路2.1 保护电路结构和工作原理 笔者设计了一种新的电路,即采用反馈以及动态延时结构[6-8].保护电路结构如图3所示.电路采用了RC 网络检测静电电压的变化,将A 点的电压通过一个反相器传输到B 点,再在B 点接一个倒比管,作进一图3 采用反馈和动态延时的保护电路步延时,最后传输到箝位器件上,通过控制箝位器件的开启,将静电泄放掉.该电路和普通电路最大的区别是:在检测电路上加了一个NMOS 反馈器件,同时采用了一个倒宽长比的NM OS 器件作为一级延迟器件.这个反馈器件的特征尺寸不用很大,通常为反相器的NMOS 器件特征尺寸的1/2到1/3.它在静电电压来临时形成一个低阻通路,同时也起到泄放电流的目的,加大了电流的泄放力度,减少最后一级主泄放通路的压力.由于采用了反馈操作,使得电路能够在静电发生时间内迅速地将静电电流泄放掉,及时将保护电路关闭,避免将箝位器件的栅氧化层损坏,同时避免产生误操作.综合考虑芯片面积和栅压保护时间,笔者在设计中使用的电阻为60k Ψ,电容为1.5pF .在电路正常工作情况下,电容的作用使A 点的电位为`0',反向器的作用使B 点的电位为`1',NMOS 导通.C 点的电位降为`0',箝位晶体管关闭.从而保证在电路正常工作情况下,静电保护电路关闭,不会影响内部电路的正常工作.但是当静电来临时,由于RC 时间常数小于静电脉冲上升的时间,A 点的电压跟随静电电压变为`1',这样,B 点的电压就为`0',NM OS 关闭,因此C 点的电压为`1',最后一级箝位晶体管开启,将静电放电电流泄放掉[9].随着电容的不断充电,A 点的电势逐渐降低,各器件工作状态开始反转.反馈NM OS 及时开启,A 点的电势迅速降为`0',最后一级箝位器件栅上面的电压保持时间不会过长,有效地保护了箝位器件的栅极.因为对于0.18μm 的工艺来说,栅氧化层厚度只有4nm ,能够承受的最大电压只有几伏.因此,栅上面的静电电压不能维持太长时间,一般为几十纳秒就可以了,这样既可以将静电电流泄放掉,还可以有效地保护箝位器件的栅极.2.2 电压特性设计采用的是台积电(TSM C )1.8V 1P6M 0.18μm CM OS 的工艺,RC 时间常数设置为90ns ,对于每种工艺角都进行研究和分析.图4是在SS 工艺角静电作用下C 点的电压波形.采用5V 脉冲电压,上升时间为10ns .从结果可以看出,在最坏的情况SS 工艺角下,箝位器件的栅压在保持了35ns 后,迅速降为`0',箝位器件处于关闭状态.由于采用负反馈器件,电路可以产生一个振荡回路,使A 点和B 点电压保持稳定,强化了保护电路中各器件的工作状态.图4 SS 工艺角静电作用下C 点电压波形图5 快速上电情况下C 点的电压波形 在芯片正常上电情况下,箝位器件的峰值电压仅仅只有几十毫伏,保护电路不会开启,不会影响内部电路的正常工作.但是有些电路的上电速度比较快,就有可能造成保护电路将这种正常上电误以为是静电来临,从而开启导通,影响内部电路正常工作.取它们能够达到的最快上电速度1μs 进行研究,图5是正常上电情况下C 点的电压波形.可以发现这个时候箝位器件的栅压不到200mV ,低于箝位器件的阈值电压,而且保869第5期 刘红侠等:0.18μm CM OS 工艺下的新型ESD 保护电路设计持时间只有几十纳秒,这样电路仍然能够在快速上电情况下处于关闭状态,不会影响电路正常工作状态,避免电路出现误操作现象.2.3 温度特性图6是静电作用下,不同温度下C点的电压波形.对不同的工艺角,从-40℃到125℃都进行温度扫描分析,可以发现电路即使在最坏情况下(125℃,SS工艺角),栅上面的电压保持时间不超过50ns,电路也能起到正常的保护作用.由此可以得出结论,这种保护电路能够适应在不同温度下工作的需求.图6 静电作用下,不同温度下C点的电压波形图7 电源噪声影响下,C点的电压波形2.4 噪声特性正常上电情况下,电源上面会有一些噪声出现,这些噪声通常具有高的转换速度,也有可能会触发保护电路,使电路开启.因此,在1.8V正常工作电压下,加上峰值为0.2V,频率为250M H z的方波,进行噪声分析.图7是在电源噪声影响下C点的电压波形.从结果可见,在这种情况下,箝位晶体管的栅压不超过50mV,不能开启,不会产生误操作.图8 正常工作情况下,保护电路的漏电流2.5 漏电流特性当整个电路都处在正常工作状态时,保护电路的漏电流是一个很关键的参数.从图8可知,在1.8V1P6M0.18μm CM OS工艺下,当电源电压从0V变化到3V的时候,保护电路的漏电流从0变化到190pA,而使用1.8V供电,漏电流只有110pA,低于1.8V工艺下,漏电流不得超过1nA的要求.此时保护电路的功耗也不到0.2nW,完全符合设计要求.3 总 结笔者设计了一款新型的电源和地之间ESD保护电路.该电路采用单管M OS器件产生反馈,使得保护电路在静电泄放完毕以后能够及时关闭,栅压保持时间在最坏情况下也不超过50ns,既能有效地保护箝位晶体管的栅极,还能有效地保护内部电路.同时由于采用了动态延时电路,使得电路能够有效地抑制错误触发和电源噪声.在正常工作情况下,电路的漏电流仅有110pA,功耗很小,只有不到0.2nW,不会影响内部电路的特性.和常规的保护电路相比,笔者设计的电路具有更好的保护效果.此外,该电路采用了0.18μm工艺下的普通器件,并没有使用特殊器件以及工艺,可以大大节省电路的成本.参考文献:[1]K er M D.W ho le-chip ESD P ro tectio n Desig n w ith Efficient VDD-to-V SS ESD Clamp Circuits fo r Submicr on CM O S V L SI[J].IEEE T rans o n Electronic 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cuit,2005,40(8):1751-1759.[6]杜鸣,郝跃.CM O S工艺下栅耦合ESD保护电路[J].西安电子科技大学学报,2006,33(4):547-549.D u M ing,H ao Yue.Desig n o f the ESD Pro tection Circuit with the Ga te-co uple T echnique in CM O S Technology[J].Jo ur nal of Xidian Univ ersity,2006,33(4):547-549.[7]Chou H M,Lee J W,Li P Y.A F lo ating Ga te Desig n fo r ESD Pr otectio n Cir cuits[J].T he V LSI Journal,2007,40(2):161-166.[8]Feng Haiqiang,Chen Guang,Z han Ro uy ing,et al.A M ix ed-mo de ESD P ro tection Circuits Simula tion-de sig nM etho do lo gy[J].IEEE So lid-State Circuit,2003,38(6):995-1006.[9]K er M D,Chang W J.ESD P rotectio n Desig n with O n-chip ESD Bus and H ig h-v oltage-to ler ant ESD Clamp Circuit forM ixed-vo ltag e I/O Buffer s[J].I EEE Solid-S ta te Circuit,2008,55(6):1409-1416.(编辑:郭 华) 。
0.18微米cmos工艺
0.18微米cmos工艺0.18微米CMOS工艺是一种先进的集成电路制造技术,用于制造超小型、高性能的电子设备。
这种工艺采用了先进的制造技术和设计理念,使得集成电路的尺寸缩小,同时提高了性能和可靠性。
在0.18微米CMOS工艺中,关键的技术包括以下几点:1. 薄膜制造技术:这种技术使用极薄的薄膜材料,如硅、氧化物和金属等,来制造集成电路的各个元件。
薄膜制造技术的精度和稳定性对于实现超小型电路至关重要。
2. 掺杂技术:掺杂技术是通过向薄膜材料中添加杂质元素来改变其导电性质的一种方法。
在0.18微米CMOS工艺中,掺杂技术用于制造电路的各个元件,如源极、栅极和漏极等。
3. 光刻技术:光刻技术是通过使用光刻胶和光掩模来将电路图案转移到薄膜材料上的一种方法。
在0.18微米CMOS工艺中,光刻技术需要使用高精度的光掩模和精确的控制技术来确保电路图案的精度和一致性。
4. 热处理技术:热处理技术是通过控制薄膜材料的温度和时间来实现对其导电性质的改变的一种方法。
在0.18微米CMOS工艺中,热处理技术用于调整电路元件的性能和稳定性。
除了以上关键技术外,0.18微米CMOS工艺还需要注意以下几点:1. 电路设计的优化:由于电路尺寸缩小,电路设计需要更加精细和优化,以实现高性能和可靠性。
2. 材料的选择和控制:薄膜材料的选择和控制对于实现超小型电路至关重要。
需要选择合适的材料,并控制其质量和稳定性。
3. 制程的控制和管理:制程的控制和管理对于实现超小型电路至关重要。
需要精确控制制程参数,并确保制程的稳定性和一致性。
4. 测试和验证:测试和验证是确保集成电路性能和可靠性的重要环节。
需要使用高精度的测试设备和方法来测试集成电路的性能指标,并进行充分的验证。
0.18微米CMOS工艺是一种先进的集成电路制造技术,可以实现超小型、高性能的电子设备。
为了实现这种工艺,需要采用一系列的关键技术和需要注意各个方面的控制和管理。
一种低功耗系统芯片的可测试性设计方案
一种低功耗系统芯片的可测试性设计方案徐太龙;鲁世斌;代广珍;孟坚;陈军宁【摘要】低功耗技术,如多电源多电压和电源关断等的应用,给现代超大规模系统芯片可测试性设计带来诸多问题。
为此,采用工业界认可的电子设计自动化工具和常用的测试方法,构建实现可测试性设计的高效平台。
基于该平台,提出一种包括扫描链设计、嵌入式存储器内建自测试和边界扫描设计的可测性设计实现方案。
实验结果表明,该方案能高效、方便和准确地完成低功耗系统芯片的可测性设计,并成功地在自动测试仪上完成各种测试,组合逻辑和时序逻辑的扫描链测试覆盖率为98.2%。
%The low power design technologies such as Multi-supply Multi-voltage(MSMV) and Power Shut-off(PSO), present many challenges for the testability design of modern very large scale integration System-on-chip(SoC). Based on the efficient implementation platform constructed by using the industrial electronic design automation tools and the widely used testability methods, a testability design scheme that includes the scan chain, memory built-in-self-test and boundary scan is proposed. Experimental results show that the scheme can efficiently, conveniently and accurately complete the testability design of low power consumption SoC, and works correctly in automation test equipment. The test coverage of combinational and sequential logic scan chains is 98.2%.【期刊名称】《计算机工程》【年(卷),期】2014(000)003【总页数】4页(P306-309)【关键词】可测试性设计;低功耗;系统芯片;内建自测试;电源关断;多电源多电压;扫描链【作者】徐太龙;鲁世斌;代广珍;孟坚;陈军宁【作者单位】安徽大学电子信息工程学院安徽省集成电路设计实验室,合肥230601;安徽大学电子信息工程学院安徽省集成电路设计实验室,合肥 230601; 合肥师范学院电子信息工程学院,合肥 230601;安徽大学电子信息工程学院安徽省集成电路设计实验室,合肥 230601;安徽大学电子信息工程学院安徽省集成电路设计实验室,合肥 230601;安徽大学电子信息工程学院安徽省集成电路设计实验室,合肥 230601【正文语种】中文【中图分类】TN47随着半导体技术的发展,芯片的集成度逐步提高,越来越多的功能模块被集成在同一个芯片上,形成系统芯片(System-on-chip, SoC)[1-2]。
0.18 微米CMOS工艺低功耗标准单元库的开发与验证.
Aug., 2005
2
华杰0.18微米单元库关键技术难点分析
HuaJie Tech
驱动能力
驱动能力的大小来自于芯片中平均连线长度及所期望的工作频率。 单元的驱动能力用来承担连线及单元输入级负载,其中如果增大 驱动能力,可能会引起此单元输入负载的增加。
P/N比率
对数字电路来说,首先要求是总延时要小,其次才是上升/下降延 时平衡。调整P/N比率以使上升、下降的延迟和最小。 P/N比率还关系到噪声容限,必须保证足够的噪声容限,以防止 外来干扰、片内信号干扰、电源/地噪声及芯片内部压降引起的噪声 容限变小。
项目总体完成情况良好。
根据HHNEC spice model 6月份的更新要求,阶段计划将相应调 整,力争Alpha版设计9月底完成。硅片验证测试报告于明年1月底 完成。
测试芯片设计及流片计划正常进行。
Aug., 2005
10
党员及积极分子带头,团队合作,确保项目实现目标
HuaJie Tech
• 提供更多不同驱动能力的单元以适应时序调整/面积优化的要求 • 结合库的可建立性、可维护性确定单元数量。
触发器的设计
Setup/Hold时间的平衡及负的Hold时间 设计单Q端输出的单元
低功耗单元的设计
针对低功耗芯片的设计及普通设计中总是存在低工作频率模块,设计 各种功能单元类型的低功耗单元;允许同一个设计中采取不同的工作 电压以降低非关键路径上的功耗;使用门控时钟避免不必要的翻转。
项目主要性能指标:
-基于华虹NEC0.18微米工艺的前端设计库和后端设计库; -相应的技术文档与说明; -标准单元库,包含808个标准单元;
-ESD 2000V包含IO单元75个各二套;
百万门系统级芯片的后端设计
百万门系统级芯片的后端设计张玲;罗静【摘要】采用0.18 μm及以下工艺设计高性能的VLSI芯片面临着诸多挑战,如特征尺寸缩小带来的互联线效应、信号完整性对芯片时序带来的影响、时序收敛因为多个设计变量的相互信赖而变得相当复杂,使百万门级芯片版图设计师需深入物理设计,选用有效EDA工具,结合电路特点开发有针对性的后端设计流程.文章介绍了采用Synopsys公司Astro后端工具对一款百万门级、基于0.18 μm工艺SoC芯片后端设计的过程,分为后端设计前的数据准备、布局规划、电源设计、单元放置及优化、时钟树综合、布线等几个阶段进行了重点介绍.同时考虑到深亚微米工艺下的互联线效应,介绍了如何预防串扰问题以及在整个布局布线过程中如何保证芯片的时序能够满足设计要求.【期刊名称】《电子与封装》【年(卷),期】2010(010)005【总页数】5页(P25-29)【关键词】时钟树;串扰;时序分析;时序优化【作者】张玲;罗静【作者单位】中国电子科技集团公司第58研究所,江苏,无锡,214035;中国电子科技集团公司第58研究所,江苏,无锡,214035【正文语种】中文【中图分类】TN4021 引言集成电路后端设计过程是从RTL综合到GDSⅡ数据的实现过程,一个好的芯片版图设计为集成电路物理设计和实施奠定了好的基础。
随着集成电路工艺与设计技术的不断发展,系统级芯片SoC已成为当今IC的发展方向。
如何缩短SoC芯片的设计周期,同时解决芯片特征尺寸缩小、芯片规模达几百万甚至上千万、时钟频率提高以及电压降等因素使SoC芯片物理设计复杂度越来越高的问题,已成为版图设计师需面临的主要设计挑战。
用自动布局布线工具来完成芯片后端设计可以节省宝贵的设计时间,但后端设计绝不仅仅是自动化工具的掌握和应用,结合电路特点开发有针对性的后端设计流程对芯片的成功起着关键性作用。
本文介绍了采用Synopsys公司Astro后端工具对一款百万门级、基于0.18 μ m工艺SoC芯片后端设计的过程,其中包括了设计之前的数据准备、布局规划、电源设计、单元放置及优化、时钟树综合、布线过程,另外还介绍了如何预防串扰和如何保证芯片的时序能够满足设计要求。
基于smic 0.18um eeprom工艺的标准单元库设计
在基于标准单元库法的专有集成电路设计过程中,从系统行为级的描述、逻 辑综合到版图的自动布局布线以及时序的验证和后端的门级仿真,都需要有一套 内容丰富、功能完整的标准单元库的支持。本文在 SMIC 0.18um EEPROM 深亚微 米工艺下对标准单元库的设计流程进行了系统的研究和实践工作并最终确立了一 套完整的性能基本满足设计需求的低压低功耗标准单元库,其中单元库所包含的 组件有工艺文件、工艺映射文件、综合库、门级仿真模型库、LVS 校验模型、Milkway 版图库、天线效应修复文件和库说明文档。其验证通过的 EDA 开发工具有 Synopsys 的 Design Compiler 综合工具、Astro 和 IC Compiler 布局布线工具、VCS 仿真工具 以及 Cadence 的 NC-Verilog 仿真工具。
中国·西安 2013 年 1 月
The Design of Standard Cell Library based on The SMIC 0.18um EEPROM Process
A Dissertation Submitted to Xidian University in Candidacy for the Degree of Master
3.1.1 普通逻辑单元的尺寸.......................................................................... 11 3.1.2 时钟单元的尺寸 ................................................................................. 13 3.1.3 电源地线的宽度 ................................................................................. 17 3.2 版图的设计 ................................................................................................... 17 3.2.1 单元版图的设计概述.......................................................................... 17 3.2.2 欧拉图单元布局法 ............................................................................. 20 3.2.3 组合逻辑单元的设计.......................................................................... 21 3.2.4 时序逻辑单元的设计.......................................................................... 23 3.2.5 门控单元的设计 ................................................................................. 26 3.3 本章小结 ...................................................................................................... 28 第四章 单元库的设计............................................................................................... 29 4.1 时序参数 ....................................................................................................... 29 4.1.1 时序约束............................................................................................. 29 4.1.2 延时参数............................................................................................. 31 4.1.3 输出转换时间 ..................................................................................... 33 4.2 单元功耗 ...................................................................................................... 34 4.2.1 动态功耗............................................................................................. 34 4.2.2 漏功耗................................................................................................. 36 4.3 特征化工具的特征化过程 ........................................................................... 37
安森美推出0.18微米CMOS工艺技术
安森美推出0.18微米CMOS工艺技术全球领先的高性能、高能效硅方案供应商安森美半导体(ON Semiconductor)扩展定制晶圆代工能力,推出新的具价格竞争力、符合业界标准的0.18 微米(µm) CMOS 工艺技术。
这ONC18 工艺是开发低功率及高集成度数字及混合信号专用集成电路(ASIC)的极佳平台,用于汽车、工业及医疗应用。
基于ONC18 工艺的方案将在安森美半导体位于美国俄勒冈州Gresham 的8 英寸晶圆制造厂制造,因此,预期对于寻求遵从国际武器贸易规章(ITAR)的合作伙伴、在美国国内生产的美国军事应用设计人员而言,也具备吸引力。
安森美半导体定制及晶圆代工分部总经理Rick Whitcomb 说:ONC18 工艺使汽车、工业、医疗和军事部门的设计人员可开发集成的低功率数字及混合信号ASIC,既快速又符合高性价比。
这工艺的在岸制造属性尤其适用于美国军事客户,同时这工艺的持续开发计划进一步彰显安森美半导体致力于定制晶圆代工业务。
ONC18 工艺适合于要求多达1,000 万门的ASIC,具有4 到6 层金属,让设计人员集成1.8 伏(V)内核电压及1.8 V 和3.3 V 输入/输出(I/O)。
混合信号设计用元件包括多种电阻,以及额定值[每平方微米1.0 飞(femto,即10-15)法(fF/µm2)]和高量值(2.0 fF/µm2)的可堆叠金属-绝缘体-金属(MIM)电容。
这基础工艺支持扩展的模块化0.18 µm 双极型-CMOS-DMOS(BCD)工艺,以及高压工艺路线图。
支持安森美半导体这新工艺的设计套件提供全面的I/O 及存储器库。
高密度内核的门密度及功率消耗分别是每平方毫米124,000 门(即124 K gates/mm2 )和每门每兆赫兹46 微瓦(即46 µW/ MHz/gate),混合信号内。
亚阈值数字标准单元库设计
1 标准单元库设计流程数字标准单元库的设计就是基于Foundry提供的工艺库,定制完成基本逻辑单元的电路和版图设计,并提取相应的时序和物理信息形成文件,供综合工具和物理实现工具调用以完成数字集成电路的设计和分析。
设计流程包括工艺研究分析、单元电路和版图设计、单元库建模和库文档生成、和单元库评估验证。
图1所示是本次亚阈值数字标准单元库设计的流程及具体实施示意图,在电路设计前,首先了解和研究该具实现基准电路的设计,完成亚阈值库的验证工作2 理论研究与工艺分析2.1 最小能量点理论亚阈值电路的理论基础就是最小能量点理论总能耗包含动态能耗和动态能耗,压的减小呈平方关系减小,静态能耗与时钟周期流和供电电压成正比,随着电源电压的减小器件阈值电压下,时钟周期呈指数上升迅速增大。
由此,对于特定工艺下的电路图1 亚阈值数字标准单元库设计流程与具体实施图2 系统功耗随电源电压变化曲线图(a)asw=0.1(b)asw=1 2018.11压的减小,动态能耗不断减小,而静态能耗先增大,存在某一特定电源电压值,使得总能耗最小,即最小能量点,且最小能量点对应的电源电压一般在亚阈区。
为验证最小能量点理论及确定亚阈值标准单元库的电源电压,针对所涉及的工艺,设计了验证电路。
验证电路包含10条50级的反相器链,通过给定10条链路不同的输入来控制开关活动性的大小,大小可以设定为0.1、0.2、……、1.0。
如图2所示,分别是开关活动因子asw等于0.1和1时不同电压下的系统总功耗随电源电压变化曲线,可以看出,最小能耗点分布在电源电压为0.2 V~0.4 V范围内。
本设计中,考虑到系统稳定性及数字单元库的适用范围,电源电压设定为0.4 V。
2.2 晶体管电流电压特性NMOS和PMOS的驱动能力是不一样的,即存在不匹配,在标准电压下(即超阈值电压),NMOS的驱动能力约为PMOS驱动能力的两倍,这得益于电子迁移率为空穴迁移率两倍多,在建立标准单元库时,单元设计时就要考虑到NMOS/PMOS失配,通过尺寸调节来实现单元的上拉下拉匹配。
XTY数值数据处理器的后端设计及验证
第19卷第3期邯郸学院学报2009年9月Vol.19No.3Journal of Handan College Sept.2009XTY数值数据处理器的后端设计及验证张俊峰,江涛(西安通信学院通信装备管理系,陕西西安710106)————————————————————————————————————————————摘要:数值数据处理器(NDP)芯片已问世多年,但对类xx87系列的研究仍在持续,由于xx87系列的技术难度以及国外技术封锁等原因,国内相应的对其研究成果极为鲜见.本文旨在开发具有我国自主知识产权与xx87完全兼容的专用芯片,采用的是先进的0.18m CMOS工艺,采用布局布线工具Astro按照版图规划、版图布局和版图布线的流程,生成最终的版图文件GDSII,实现了从netlist到GDSII的转换.关键词:数值数据处理器;逻辑综合;静态时序分析;时钟树;布局布线中图分类号:TN919.2文献标识码:A文章编号:1673-2030(2009)03-0065-04收稿日期:2009-06-26作者简介:张俊峰(1978—),男,河北邯郸人,西安通信学院通信装备管理系讲师,西安交通大学硕士研究生.————————————————————————————————————————————1Astro版图设计流程Astro是Synopsys公司开发的APR(Auto Place and Route)布局布线工具软件,提供Cell-Based Design Flow 实体设计部分,它可以满足五千万门,在0.10m及以下工艺线生产的SOC设计的工程和技术要求.它的前身是Avanti公司的Apollo,因此和Apollo具有相同的数据模型和用户环境,但它扩展了Apollo0.18m的P&R(布局布线)解决方案,能够实现0.13m及其以下工艺的物理设计.[1]125-128(1)读入网表,跟foundry提供的标准单元库和PAD库以及宏模块库进行映射.读入时序约束文件,设置好timing setup菜单,为后面进行时序驱动的布局布线做准备;(2)版图规划,规定了芯片的大致面积和管脚位置以及宏单元位置等粗略的信息,力求使后面布线能顺利满足布线布通率100%的要求和时序的要求;(3)根据时序和面积的要求摆放标准单元电路;(4)时钟树综合,为了降低clock uncertainty等而产生由许多buffer单元组成的“时钟树”;(5)自动布线,先对电源线和时钟信号布线,然后对信号线布线,目标是最大程度地满足时序和设计规则;(6)为满足design rule从而foundry能成功制造出该芯片而做的修补工作.2XTY-87芯片版图总体设计在数字集成电路设计的过程中,版图设计一般都是由自动布局布线工具进行的.通过工具将版图设计中的主要部分设计完成后,再根据实际要求对芯片版图进行适当修改.在XTY-87芯片的版图设计过程中,模拟部分采用Cadence公司的版图设计工具V irtuoso Layout Editor进行模拟版图设计,数字版图和数模混合版图的设计则采用Synopsys的版图设计工具Astro,最后用Mentor公司的Calibre对整个数模混合电路的版图进行了DRC以及LVS验证.设计时数字部分采用了SMIC公司的0.18m、1P5M数字工艺,布线时使用了1层多晶硅和4层金属.由图1可以看到,该芯片从版图平面结构上看主要由I/O、数字内核(core)以及一个或多个宏单元(其中包P A./.括模拟模块、LL、ROM、R M等)组成I O在整个芯片的外面部分,一般情况下其是连成一个环状的在版图设计时,要考虑到电源I/O 与输入输出I/O 之间的比例,使芯片中所有的I/O 都能得到足够的电压.数字集成电路的内核(core)为标准单元摆放的地方.在版图设计中,考虑到版图的紧凑性,一般采用double back ,相邻排(row)共用同一个电源或者地线,最大程度上减少了芯片的整体面积.在I/O 和内核之间有专门放置电源环的地方.电源环为整个芯片提供电源.按照芯片对功耗的要求,需要版图的电源线与地线都具有比较高的电流承载能力.[2]4宏单元的摆放需要针对不同的芯片设计要求,具体的情况具体分析.对于ROM 与RAM 而言,需要在其周围放置足够的电源带(Stripe),这样做的目的是为了使ROM 上的电源线能够以最短的距离连接到电源上.对于模拟版图模块,需要在其与相邻的数字版图之间添加隔离带加以隔离.3XTY-87芯片摆放标准单元主要包括预布局优化(Pre-Place )、布局优化(In-Place )与布局后优化(Post-Place ),Astro 通过这一步在给定的约束的基础上完成标准单元的布局.图2为完成了放置标准单元前后的本芯片的版图示意图:4XTY-87芯片实钟树综合在大规模集成电路中,大部分时序元件间的数据传输是由时钟信号同步控制的,时钟频率决定了数据处理和数据传输的速度,CTS (Clock Tree Synthesis )它是电路性能最主要的标志.当集成工艺进入深亚微米阶段,决定时钟频率的主要因素有两个,一是组合逻辑电路部分的最长路径的延时,一是同步元件内的时钟偏差(Clock Skew ),现代集成技术使得组合逻辑电路的开关速度提高,因此时钟偏差成为影响电路性能的制约因素.[3]12-15时钟树延迟模型很多,如自上而下的时钟树BB 算法,利用启发式方法划分电路,使各个电路总电容负载基本相同;自上而下的构造时钟树的KCR 算法等,迭代地连接相近的子对,解决时钟汇点不对称分布的问题.一般在ASIC 芯片设计中,运用正态随机分布的思想,来解决驱动元件的选择问题,即假定驱动元件都是按照正态分布原则,以某一基准驱动强度分布的,其相邻器件分布在最佳驱动值两边.以某一定值开始左右搜索,找出最佳的器件驱动范围.具体算法描述如下:2()2012()12t d x E x e d tπ=+∫为可能的最佳驱动时,抽象器件表征量进行两次搜索法:第一步,选择驱动能力居中的器件和其左右两图1芯片版图示意图图2放置标准单元前后的本芯片的版图d .部分相邻的器件{buf n/4,buf n/2,buf 3n/4}做时钟树综合、分析;第二步,选择驱动能力居中的器件,左右作进一步二次靠近,{buf n/8,buf n/2,buf 5n/8}将两次时钟树效果进行对比;也可以做远离算法,即每一步向外偏离.Astro 时钟树综合技术是建立在Astro 先进算法上的,它包括了参数提取,延时计算及时序分析等,在时钟树综合时,考虑了Blockage 及预布线.CTS (时钟树综合)[4]的目标,一是要减少多个触发器之间的时钟到达时间差,二是减少时钟树综合时,插入器件的延迟.CTS 是在驱动时钟的器件输出端到触发器之间插入多个buffer 或inverter 来实现的.命令格式为astCTS ,Astro 通过这一步在时钟树的路径上插入缓冲器或者反相器,完成时钟树综合的目标.CTS 完成后版图为图3所示:5XTY-87芯片版图布线设计全局布线为整个芯片中没有连接的线进行全局路径规划.此过程用一个两维的全局布线模型来模拟布线要求.布线工具使用标准单元的平均高度来设置全局布线模型的高度和宽度.在全局布线过程中并不将信号线布到实际的路径上,但是它会将连到每个全局布线模型上的线都记录下来,以便于进一步的布线.[5]95-1051)布线修复,在详细布线后,如果仍然存在很多违反设计规则的地方,就需要采用命令axgSearchRepair 对布线再进行修复.如果布线修复后仍然存在着DRC 错误,可以将Search Repair Loop 的数值加大,再进行一次修复.如果继续存在DRC 错误,就应该考虑对芯片重新进行版图规划,适当加大版图面积或者优化宏单元的摆放位置;[6]45-472)布线后时钟树的优化,由于布线会使时钟树综合后的clock skew 以及路径的延时发生微小的变化,因而需要对布线后的时钟树再次进行优化,命令格式为astPostRouteCTO ;3)布线优化,芯片的布线完成之后,时序问题会变差,所以在最后流片前需要进行优化.要对整个版图的布线进行优化,命令格式为:axgRoutOpt ;4)DFM (Design For Manufacture ),为满足design rule 从而foundry 能成功制造出该芯片而做的修补工作.这一步主要包括修补天线效应、单孔变成多孔、金属开槽、填充金属等.命令格式为:axgSearchRepair ,axgAddFillerCell ,axgSlotWire ,axgFillWireTrack.整个芯片的整体版图如图4所示:6结束语本论文的重点在于超大规模集成电路,尤其是深亚微米下协处理器设计流程的研究.XTY87-1的物理验证工作主要是基于公司的LD F K SR 3完成的之所以选择可编程器件作验证,是为了确保协处图3CTS完成后版图为图4芯片的整体版图Altera CP EP 10200C240-.理器XTY87-1与微处理器的接口通信时序兼容.同时也为了验证文中所述体系结构在实际应用中的有效性.最终验证表明基于CPLD的XTY87-1可完全替代xx87工作.最后,基于XTY87-1的实验结果表明(详细分析结果见附录):早先的xx87集成了近3万只晶体管,时钟频率为5MHZ,面积约5mm2,功耗为3w;我们XTY87-1芯片为86位浮点运算,面积1200m×1200m,最高工作频率达到70MHZ,数字部分功耗不到10mw,设计合理正确,具有较高的实用价值和一定的学术意义,综合性能优于同类芯片,达到了预先的设计要求.参考文献:[1]刘必慰,陈书明,汪东.先进微处理器体系结构及其发展趋势[J].计算机应用研究,2007,(3).[2]Kashfi F,Mehdi Fakhraie S.Implementation of a high-speed low-power32-bit adder in70nm t echnology[C].2006.[3]于海,樊晓桠,张盛兵.32位RISC微处理器FPGA验证平台设计与实现[J].计算机工程与应用,2007,(5).[4]R L Hummel.80x86处理器和80x87协处理器大全[M].北京:电子工业出版社,1994.[5]Ferretti M,Ozdag R O,Beerel PA.High performance asynchronous ASIC back-end design flow using s i ngle-track full-buffer standard cells[C].2004.[6]Rabaey J M C A,Ni kolic B.Digi tal Integrated Circuits-A Design Perspective[M].New Je rs ey:Pretice Hall,2003.Back-end Design and V erification of XTY NDPZHANG Jun-feng,JIANG Tao(Department of Communication and Administration,Xi’an Communication Institute PLA,Xi’an,710106,China)Abstr act:With the development of computer network,network security has also become an important issue.The necessary of network security was first developed and based on a framework for network security system design put forwarded,detailed analysis of the phase of network security design is made in this paper,and architecture model and policy management implemented mode land process of design are given,which hangs security architecture,security policy implement and the enforced mechanism of network security together.We built the final layout file after the design flows such as floorplan,placement and routing by using Astro which is the P&R tools of Synopsys.We translate the netlist to GDSII after layout design.K ey wor ds:numeric data processor;logic synthesis;static timing analysis;clock tree;P&R。
0.18um工艺STI开发和优化的开题报告
0.18um工艺STI开发和优化的开题报告题目:0.18um工艺STI开发和优化的研究一、选题背景现代科技中,集成电路已经成为了最为重要的组成部分,而STI工艺就是其中一个十分重要的工艺,其实施水平不仅直接决定了集成度的高低,并且对于功耗、速度、可靠性等方面的影响都是非常大的。
由于不断推进的微电子技术,使得极深亚微米时代的到来,为了实现更高的技术集成、更低的功耗、更好的可靠性以及更高的运行速度,各大半导体公司对STI技术的研究和优化进行了大量的投入。
二、研究目的本项目的目的是研究0.18um工艺下的STI工艺开发和优化,使其在高集成度、低功耗、高速度和高可靠性等方面得到显著的提升。
三、研究内容1. 0.18um工艺下STI工艺的性质分析和特点研究;2. 0.18um工艺下STI工艺的工艺流程、参数设计和参数优化;3. 0.18um工艺下STI工艺的可靠性测试和分析;4. 0.18um工艺下STI工艺的制备工艺控制和缺陷修复技术优化;5. 结合实验结果对0.18um工艺下STI工艺进行改善和优化。
四、研究方法本项目将采用实验研究和理论分析相结合的方法进行研究。
实验研究将包含材料制备、工艺参数优化与工艺流程改善等方面。
理论分析将分析STI的制备工艺和相关的物理原理等;同时,还会结合一定的仿真分析,对不同的STI结构进行性能模拟和优化。
五、预期成果本研究将获得高质量的0.18um工艺下STI工艺参数、参数优化以及缺陷修复方案;同时,我们将进一步优化和改进现有的STI制备工艺,使处理得到的衬底具备良好的电学性能。
通过实验验证和仿真模拟,对于0.18um工艺下STI工艺的性能进行评价和比较,并给出详细的分析和评价结果。
这些结果将为相关的晶体管集成电路研究和应用领域提供新的技术支持和创新思路。
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支持当前主流EDA工具及主流设计流程 在华虹NEC的工艺条件下使用该单元库能够基本保持其它 FOUNDRY用户原有的设计流程不变。
Aug., 2005 8
华杰0.18微米单元库管理提升点
HuaJie Tech
优化、完善现有的单元库设计及QA流 程
优化、完善现有的单元库测试芯片验证 平台
0.18um
项目主要性能指标:
-基于华虹NEC0.18微米工艺的前端设计库和后端设计库; -相应的技术文档与说明; -标准单元库,包含808个标准单元;
-ESD 2000V包含IO单元75个各二套;
-超低工作电压:标准单元1V ~ 2V,IO单元1V ~ 3.6V; -基本保持最终用户原有的设计流程不变; -达到国际主流0.18微米CMOS单元库的功能; -小于国际主流0.18微米CMOS单元库的面积; -达到国际主流0.18微米CMOS单元库的性能; -小于国际主流0.18微米CMOS单元库的功耗;
• 提供更多不同驱动能力的单元以适应时序调整/面积优化的要求 • 结合库的可建立性、可维护性确定单元数量。
触发器的设计
Setup/Hold时间的平衡及负的Hold时间 设计单Q端输出的单元
低功耗单元的设计
针对低功耗芯片的设计及普通设计中总是存在低工作频率模块,设计 各种功能单元类型的低功耗单元;允许同一个设计中采取不同的工作 电压以降低非关键路径上的功耗;使用门控时钟避免不必要的翻转。
测试芯片设计及流片按计划正常进行。
Aug., 2005
13
党员及积极分子均担任项目开发的管理与技术关键岗位, 在完成任务中起到带头及表率作用。 面对技术性的难点及挑战,项目组鼓励工程师大胆创新与 尝试,倡导团队合作精神,积极讨论,克服困难。 在项目管理上对原有0.25微米单元库开发验证流程进行总 结提练,在此基础上完善优化一整套单元库自主开发与验 证体系,实践于0.18项目。 公司支部成员积极配合,提供资源支持(人、才、物), 保证项目正常运作。面对项目的突发因素引起的延期,千 方百计提前交期,按照正常进度,Alpha版要在11月份交 付,但考虑到客户的需求,项目组力争提前到9月底。
ESD / Latchup的设计
芯片级ESD/Latchup的设计指导。 标准单元中阱/衬底连接的方式将影响单元面积及抗Latchup效果。
Aug., 2005
6Hale Waihona Puke 华杰0.18微米单元库关键技术难点分析
HuaJie Tech
模型的设计
目前线性列表模型不能完全满足设计需要,华杰公司提供的模型
会根据单元特性曲线的变化斜率先行选取列表的点,以最大可能 描述单元真实的特性。
Aug., 2005
3
单元库关键技术难点分析
HuaJie Tech
单元面积的优化及布线密度
P/N比率、驱动能力与面积密切相关,这三者的兼顾是单元库 设计的重点。
布线密度取决于金属层宽度及间距,但最优的布线密度未必带 来最优的单元面积。单元宽/高是某一布线步长的整数倍,需调 整步长值以取得面积和布线密度的平衡,此需要总结多种设计中 各单元的使用频率。
0.18微米工艺面向的是百万门级的电路。与0.25微米不同的是, 往往芯片面积受限于连线的布通率,其次才是单元的面积。因而 在定义布线的水平/垂直方向的步长时,需优先考虑提供更多的 布线资源。
Aug., 2005
4
单元库关键技术难点分析
HuaJie Tech
单元数量的确定
• 分析各种设计以获取所需建立的单元类型。
“奋发有为,奉献华虹”主题活动上半年回顾
0.18 微米CMOS工艺低功耗标准单元库 的开发与验证
Huajie Tech
华杰0.18微米单元库的目标概述
HuaJie Tech
0.18
开发与上海华虹NEC电子有限公司新工艺相匹配的、具有低 电压、低功耗的0.18微米CMOS标准单元库。
微 米 C M O S 标 准 单 元 库
单元库在面积、速度和功耗方面实现了总体优化 本单元库达到了国际主流单元库同样的性能指标,尤其 专注于低压低功耗的优化,在优化芯片功耗方面表现更 佳。
0.18um
兼容HHNEC低功耗工艺 本单元库能工作在HHNEC0.18微米标准工艺上,同时单元 库的设计也兼顾到HHNEC0.18微米低功耗工艺。
标准单元库
Aug., 2005
2
华杰0.18微米单元库关键技术难点分析
HuaJie Tech
驱动能力
驱动能力的大小来自于芯片中平均连线长度及所期望的工作频率。 单元的驱动能力用来承担连线及单元输入级负载,其中如果增大 驱动能力,可能会引起此单元输入负载的增加。
P/N比率
对数字电路来说,首先要求是总延时要小,其次才是上升/下降延 时平衡。调整P/N比率以使上升、下降的延迟和最小。 P/N比率还关系到噪声容限,必须保证足够的噪声容限,以防止 外来干扰、片内信号干扰、电源/地噪声及芯片内部压降引起的噪声 容限变小。
支持各种流行EDA软件
华杰公司的库提供针对各种流行EDA软件的数据类型,充分满足不同 设计公司的需要。
华杰公司提供针对不同EDA软件的参考设计流程及参考命令文件。
Aug., 2005
7
华杰0.18微米单元库技术创新点
HuaJie Tech
单元库数量和种类
标准单元的数量(808个功能单元)和种类(141种) 均超过了同类国际主流单元库。
Aug., 2005
5
华杰0.18微米单元库关键技术难点分析
HuaJie Tech
工艺可扩展性的设计
设计时涵盖工艺的变化,使单元能工作在Logic/ MixedMode/ FLASH制程,完成的设计也能很容易地转移到其它同等工艺水平
的代工厂。
低电压的设计
超低工作电压:标准单元1V ~ 2V,IO单元1V ~ 3.6V
项目总体完成情况良好。
根据HHNEC spice model 6月份的更新要求,阶段计划将相应调 整,力争Alpha版设计9月底完成。硅片验证测试报告于明年1月底 完成。
测试芯片设计及流片计划正常进行。
Aug., 2005
10
党员及积极分子带头,团队合作,确保项目实现目标
HuaJie Tech
标准单元库
提升单元库开发及验证的项目管理流程
建立一支具备单元库自主开发验证能力的 有竞争力的技术及管理队伍
Aug., 2005 9
项目进度控制
HuaJie Tech
2005年1月项目立项 阶段目标: 第一阶段:2005年7月1日完成Alpha版设计,并提交QA报告。 第二阶段:2005年12月31日完成Beta版设计,提交硅片验证测试报 告。 上半年完成情况
Aug., 2005 11
上海华杰芯片技术服务有限公司
HuaJie Tech
Thank You
Aug., 2005
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0.18微米单元库项目计划
HuaJie Tech
2005年1月项目立项 阶段目标: 第一阶段:2005年7月1日完成Alpha版设计,并提交QA报告。 第二阶段:2005年12月31日完成Beta版设计,提交硅片验证测试报 告。 上半年完成情况 根据HHNEC spice model 6月份的更新要求,Alpha版设计完成 将调整到9月底。