哈工大深研院2011数字集成电路期末试题
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解：先画出 Y1 和 Y2 的卡诺图，根据与、或和异或运算规则直接画出 Y1 Y2 ， Y1 Y2 ， Y1 Y2 的卡诺图，再化简得到它们的逻辑表达式：
或 AB AC BC
(3) ABC ( × )
(2) F2 = ABCD ABD ACD AD
(4) F4 A B C ( A B C) ( A B C) A BC
(2) F2 AB BC BC AB
(4) F4 ABC ABD ACD CD ABC ACD AD
第 3 章 逻辑代数及逻辑门
【3-1】 填空 1、与模拟信号相比，数字信号的特点是它的 离散 性。一个数字信号只有两种取值分
别表示为 0 和 1 。 2、布尔代数中有三种最基本运算： 与 、 或 和 非 ，在此基础上又派生出五种
基本运算，分别为与非、或非、异或、同或和与或非。 3、与运算的法则可概述为：有“0”出 0 ，全“1”出 1；类似地或运算的法则为
(3)P3(A,B,C,D)= m(0,1,, 4, 6,8,9,10,12,13,14,15) AB BC AD BD
(4) P4 (A,B,C,D)= M1 M 7 A BC BC D
【3-5】用卡诺图化简下列带有约束条件的逻辑函数
（1） P1 A, B,C, D m(3, 6,8,9,11,12) d (0,1, 2,13,14,15) AC BD BCD(或ACD)
6．CMOS 门电路的特点：静态功耗极低（很大，极低）；而动态功耗随着工作频率的 提高而增加（增加，减小，不变）；输入电阻很大（很大，很小）；噪声容限高（高，低， 等）于 TTL 门 【4-2】电路如图 4.4(a)～(f)所示，试写出其逻辑函数的表达式。
《数字集成电路》期末试卷(含答案)
浙江工业大学 / 学年第一学期 《数字电路和数字逻辑》期终考试试卷 A姓名 学号 班级 任课教师一、填空题（本大题共10小题，每空格1分，共10分）请在每小题的空格中填上正确答案。
错填、不填均无分。
1．十进制数（68）10对应的二进制数等于 ；2．描述组合逻辑电路逻辑功能的方法有真值表、逻辑函数、卡诺图、逻辑电路图、波形图和硬件描述语言（HDL ）法等，其中 描述法是基础且最直接。
3．1A ⊕可以简化为 。
4．图1所示逻辑电路对应的逻辑函数L 等于 。
A B L≥1&CYC图1 图25．如图2所示，当输入C 是（高电平，低电平） 时，AB Y =。
6．两输入端TTL 与非门的输出逻辑函数AB Z =，当A =B =1时，输出低电平且V Z =0.3V ，当该与非门加上负载后，输出电压将(增大，减小) 。
7．Moore 型时序电路和Mealy 型时序电路相比， 型电路的抗干扰能力更强。
8．与同步时序电路相比，异步时序电路的最大缺陷是会产生 状态。
9．JK 触发器的功能有置0、置1、保持和 。
10．现有容量为210×4位的SRAM2114，若要将其容量扩展成211×8位，则需要 片这样的RAM 。
二、选择题（本大题共10小题，每小题2分，共20分）在每小题列出的四个备选项中只有一个是符合题目要求的，请将其代码填写在题后的括号内。
错选、多选或未选均无分。
11．十进制数（172）10对应的8421BCD 编码是 。
【 】A ．（1111010）8421BCDB ．（10111010）8421BCDC ．（000101110010）8421BCD D ．（101110010）8421BCD12．逻辑函数AC B A C B A Z +=),,(包含 个最小项。
【 】A ．2B ．3C ．4D ．513．设标准TTL 与非门AB Z =的电源电压是+5V ，不带负载时输出高电平电压值等于+3.6V ，输出低电平电压值等于0.3V 。
数字电路2011期末考试题-参考解答
电子科技大学2010 -2011学年第二学期期末考试 A 卷课程名称：_数字逻辑设计及应用__ 考试形式：闭卷考试日期：20 11 年7 月7 日考试时长：_120___分钟课程成绩构成：平时30 %，期中30 %，实验0 %，期末40 %本试卷试题由__六___部分构成，共__6___页。
I. Fill your answers in the blanks(2’ X 10=20’)1. A parity circuit with N inputs need N-1XOR gate s. If the number of “1” in an N logic variables set, such as A、B、C、…W, is even number, then__________A B C W⊕⊕⊕⋅⋅⋅⋅⊕=0 .2. A circuit with 4 flip-flops can store 4bit binary numbers, that is, include 16 states at most.3. A modulo-20 counter circuit needs 5 D filp-flops at least. A modulo-288 counter circuit needs 3 4-bit counters of 74x163 at least.4. A 8-bit ring counter has 8 normal states. If we want to realize the same number normal states, we need a 4bit twisted-ring counter.5. If the input is 10000000 of an 8 bit DAC, the corresponding output is 5v. Then an input is 00000001 to the DAC, the corresponding output is 5/128 (0.0391) V; if an input is 10001000, the corresponding DAC output is 5.3125V.II. Please select the only one correct answer in the following questions.(2’ X 5=10)B ) chips of 4K ⨯4 bits RAM to form a 16 K ⨯ 8 bits RAM.A) 2 B) 8 C) 4 D) 162. To design a "01101100" serial sequence generator by shift registers, we need a( A)-bit shift register as least.A) 5 B) 4 C) 3 D) 63. For the following latches or flip-flops, ( B) can be used to form shift register.A) S-R latch B) master-slave flip-flop C) S-R latch with enable D) S’-R’ latch4. Which of the following statements is correct? ( C )A) The outputs of a Moore machine depend on inputs as well as the states.B) The outputs of a Mealy machine depend only on the states.C) The outputs of a Mealy machine depend on inputs as well as the states. D) A), B), C) are wrong.5. There is a state/output table of a sequential machine as the table 1, what the input sequences isdetected? ( D )A) 11110 B) 11010 C) 10010 D) 10110Table 1III.Analyze the sequential-circuit as shown in figure 1. [15’]1. Write out the excitation equations, transitionequations and output equation. [5’]2. Assume the initial state is Q 2Q 1=00, complete thetiming diagram for Q 2 ,Q 1 and Z.( Don ’t need consider propagation delay of each component)[10’]Figure-1解答：激励方程: D 1=Q 1⊕Q 2，D 2= Q /1+ Q /2转移方程：Q 1 *= D 1=Q 1⊕Q 2，Q 2 *=D 2= Q /1+ Q /2 输出方程：Z= Q 1•Q 2IV. Design a Mealy sequential detector with one input x and one output z. If and only if xdescribe the state meaning and finish the state/output table. [15] Example ： x ：0 1 0 1 1 1 1 0 0 1 1 0 0 1 1 1 1 1 z ：0 0 0 0 0 0 1 0 0 1 0 0 0 1 0 0 1 1XState meaningS 0 1 Initial A A,0 B,0 Received 1 B C,0 D,0 Received 10 C E,0 B,0 Received 11 D C,0 F,0 Received 100 E A,0 B,1 Received 111 F C,0F,1S*,ZV. Analyze the circuit as shown below, which contains a 74x163 4-bit binary counter, a 74x138[15’] ’ output F. [5’]2. Write out the sequence of states for the 74x161 in the circuit. [7’]3. Describe the modulus(模) of the circuit. [3’]解答：F=D2=Y6/=(QDQCQBQA /)/ 状态序列：0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,0,1,2，… M=15VI.the state transition sequence is 0→2→4→1→3→0→…with the binary code. 1. Fill out the transition/output table. [8’]2. Write out the excitation equations and output equation. [4’]3. List the complete transition/output table, and check the self-correct. [3’] transition/output table ： 74X161的功能表输入 当前状态 下一状态 输出CLR_L LD_L ENT ENP QD QC QB QA QD* QC* QB* QA* RCO 0 X X X X X X X 0 0 0 0 1 0 X X X X X X D C B A 1 1 0 X X X X X QD QC QB QA 1 1 X 0 X X X X QD QC QB QA 1 1 1 1 0 0 0 0 0 0 0 1 1 1 1 1 0 0 0 1 0 0 1 0 1 1 1 1 0 0 1 0 0 0 1 1 1 1 1 1 0 0 1 1 0 1 0 0complete transition/output table:输出方程：Z=Q1Q0检查自启动：当Q2Q1Q0=101，可得下一状态为001；当Q2Q1Q0=110，可得下一状态为101；当Q2Q1Q0=111，可得下一状态为001。
哈工大模电期末考试题及答案
哈工大 2008 年 秋 季学期模拟电子技术 试 题一、 填空（16分）1、在电流控制方式上，双极型晶体管是__电流控制电流源____型，而场效应管是__电压控制电流源___型；二者比较，一般的由_____场效应管___构成的电路输入电阻大。
2、放大电路中，为了不出现失真，晶体管应工作在___放大___区，此时发射结___正偏______，集电结___反偏______。
3、负反馈能改善放大电路性能，为了提高负载能力，应采用___电压___型负反馈，如果输入为电流源信号，宜采用___并联___型负反馈。
4、正弦波振荡电路应满足的幅值平衡条件是___AF=1____。
RC 振荡电路、LC 振荡电路及石英晶体振荡电路中，___石英晶体振荡电路___的频率稳定性最好。
5、直流电源的组成一般包括变压器、_整流电路__、_滤波电路_和_稳压电路_。
6、下列说法正确的画√，错误的画×（1）放大电路的核心是有源器件晶体管，它能够实现能量的放大，把输入信号的能量放大为输出信号的能量，它提供了输出信号的能量。
（ × ）（2）共集组态基本放大电路的输入电阻高，输出电阻低，能够实现电压和电流的放大。
（ ×）（3）图1所示的文氏桥振荡电路中，对于频率为012f RCπ=的信号，反馈信号U f 与输出信号U o 反相，因此在电路中引入了正反馈环节，能产生正弦波振荡。
（ × ）第 1 页 （共 8 页）图1二、（18分）基本放大电路及参数如图2所示，U BE =0.7V ，R bb ’=300Ω。
回答下列各问： （1） 请问这是何种组态的基本放大电路？（共射、共集、共基） （2） 计算放大电路的静态工作点。
（3） 画出微变等效电路。
（4） 计算该放大电路的动态参数：uA ，R i 和R o （5） 若观察到输出信号出现了底部失真，请问应如何调整R b 才能消除失真。
图2答：（1）是共射组态基本放大电路（1分）（2）静态工作点Q ：Vcc=I BQ *R b +U BEQ +(1+β) I BQ *R e ，即15= I BQ *200k Ω+0.7V+51* I BQ *8k Ω， ∴I BQ =0.0235mA （2分） ∴I CQ =βI BQ =1.175mA ， （2分） ∴U CEQ =V cc-I CQ *R C -I EQ *R E ≈V cc-I CQ *(R C +R E )=15-1.175*10=3.25V （2分） （3）微变等效电路o（4分）（4）r be =r bb ’+(1+β)U T /I EQ =0.2+51*26/1.175=1.33K Ω A u =-β(R c //R L )/r be =-50*1.32/1.33=-49.6（2分） Ri=R b //r be ≈1.33K Ω; （2分） Ro ≈Rc=2K Ω（2分） （5）是饱和失真，应增大R b（1分）第 2 页 （共 8 页）三、（24分）回答下列各问。
《数字集成电路》期末试卷B(含答案)
浙江工业大学 / 学年第一学期 《数字电路和数字逻辑》期终考试试卷B姓名 学号 班级 任课教师一、填空题（本大题共10小题，每空格1分，共10分）请在每小题的空格中填上正确答案。
错填、不填均无分。
1．（1011111．01）2=（ ）102．若10010110是82421BCD 码的一组代码，则它对应的十进制数是________。
3．逻辑函数B A AB F +=的反函数F =________。
4．不会出现的变量取值所对应的最小项叫做 。
5．组合逻辑电路任何时刻的稳定输出仅仅只决定于__________各个输入变量的取值。
6．描述时序逻辑电路的逻辑表达式有驱动方程、________________和输出方程。
7．1K ×4位ROM ，有 位地址输入。
8．要把模拟量转化成数字量一般要经过四个步骤，分别称为采样、保持、________、编码。
9．D/A 转换器的主要参数有 、转换时间和转换精度。
10．集成单稳态触发电路的暂稳态维持时间取决于 。
二、选择题（本大题共10小题，每小题2分，共20分）在每小题列出的四个备选项中只有一个是符合题目要求的，请将其代码填写在题后的括号内。
错选、多选或未选均无分。
11．若已知Y XY YZ Z Y XY +=++，判断等式=+++))()((Z Y Z Y Y X Y Y X )(+成立的最简单方法是依据 规则。
【 】A ．代入规则B ．对偶规则C ．反演规则D ．互补规则12．F (A ,B ,C )的任意两个最小项之积等于 。
【 】 A ．0 B ．1 C ．ABC D ．ABC13．+0+1A A A ⋅⋅等于 。
【 】 A ．0 B ．1 C ． A D ．A 14．将TTL 与非门正常使用时，多余的输入端应 。
【 】 A ．全部接高电平 B ．部分接高电平，部分接地 C ．全部接地 D ．部分接地，部分悬空 15． S R 触发器不具有 功能。
2011年数字集成电路设计期末考试试卷_中国科技大学
Digital Integrated CircuitsFinal Exam, Fall 2011School of Software EngineeringUniversity of Science and Technology of China(19:00pm–21:00 pm November24th, 2011)Name:Student ID:Score:1. Which of the following two circuits is better in terms of speed? Why?(5 points)2. Describe at least two methods to reduce power dissipation of digital integrated circuits. (5 points)3. What are the advantage and disadvantage of using the transistor M r in the figure below? (4 points)4.Reconstruct the following circuit logically to avoid glitches.Describe at least one other method to avoid glitches. (5 points)5.Sketch a transistor-level circuit for a 6-Transistor SRAM. Describe how to size transistors to ensure writing reliability and reading stability.What is the purpose of having PMOS transistors? (10 points)6.Consider a 24-bit, 6 stage carry-bypass adder with the following delays: t setup=4, t carry=1, t sum=4, t bypass=2.b) Consider the setup delay and carry propagation of the2nd, 3rd, and 4th stages.It is not on the critical path and can be made slower without affecting performance. If each stage is allowed to handle a different number of bits,how many bits would you assign to each of the first four stages to minimize the delay from inputs to the carry outputfor the first16 bits of the adder?(6 points)c)Given the condition that the number of bits in the last two stages is 8, how many bits would you assign to each of the last two stages to minimize the delay of the adder?(4 points)7. Assume the registers in the following figure are edge triggered with t clk-q, max= 4ns, t clk-q, min = 2ns, t setup = 1ns, and t hold= 1ns:CLK(a) What is the maximum operating frequency of this system if there is no skew and jitter? (8 points)(b) What is the maximum random clock skew that this system can tolerate? (6 points)8.Throughout this problem assume that the drain capacitance in the following figure,C D = 0.a) Assuming P(A=0）= P(B=0) = P(C=0) = P(D=0)=0.5, what are the activity factors (i.e.,α0→1) at each of the nodes n0– n3?(6 points)b) Assuming the circuit operates with a supply voltage V DD and a clock frequency f, what is the total dynamic power consumed by this circuit as a function of Cin, C1, C2, and C L (as labeled above)? Note that you should include the power dissipated by driving the A, B, C, and D inputs.(7 points)c)Using the method of logical effort, calculate the delay from A to n2 ((in units of t inv) as a function of Cin, C1, C2, and CL.(5 points)9. Sketch a transistor-level circuit for a master-slave positive edge-triggered register which consists of transmission gates. Express t setup and t hold in terms of t pd_inv(the delay of an inverter) and t pd_tx (the delay of a transmission gate). (7 points）10.What is the logic function performed by this circuit? What is the purpose of having the transistor M1? (4 points)11. Assume that the threshold voltage of NMOS transistors V TN = 0.4V. Calculate the voltage of nodes A and B respectively? (4 points)12.Consider the figure below. During the precharge phase, the output node is precharged to V DD. Assume that all inputs are set to zeros during precharge, and that the capacitance C a is discharged。
数电课后题答案（哈工大版）课后习题答案
第6章 逻辑代数基础6.2 授课的几点建议6.2.1 基本逻辑关系的描述基本逻辑关系有“与”、“或”、“非”三种，在本教材中采用文字叙述和常开触点、常闭触点的串、并联等形式来加以描述。
还有一种描述逻辑关系的图，称为文氏图（V enn diagram ）。
图6.1(a)圆圈内是A ，圆圈外是A ；图6.1(b)圆圈A 与圆圈B 相交的部分是A 、B 的与逻辑，即AB ；图6.1(c)圆圈A 与圆圈B 所有的部分是A 、B 的或逻辑，即A +B 。
与逻辑AB 也称为A 与B 的交集（intersection ）；或逻辑A +B 也称为A 和B 的并集（union ）。
(a) 单变量的文氏图 (b) 与逻辑的文氏图 (c) 图6.1 文氏图6.2.2 正逻辑和负逻辑的关系正逻辑是将双值逻辑的高电平H 定义为“1”，代表有信号；低电平L 定义为“0”，代表无信号。
负逻辑是将双值逻辑的高电平H 定义为“0”，代表无信号；低电平L 定义为“1”，代表有信号。
正逻辑和负逻辑对信号有无的定义正好相反，就好象“左”、“右”的规定一样，设正逻辑符合现在习惯的规定，而负逻辑正好反过来，把现在是“左”，定义为“右”，把现在是“右”，定义为“左”。
关于正、负逻辑的真值表，以两个变量为例，见表6.1。
表6.1由表6.1可以看出，对正逻辑的约定，表中相当是与逻辑；对负逻辑约定，则相当是或逻辑。
所以正逻辑的“与”相当负逻辑的“或”；正逻辑的“或”相当负逻辑的“与”。
正与和负或只是形式上的不同，不改变问题的实质。
6.2.3 形式定理本书介绍了17个形式定理，分成五类。
需要说明的是，许多书上对这些形式定理有各自的名称，可能是翻译上的缘故，有一些不太贴切，为此，将形式定理分成5种形式表述，更便于记忆。
所以称为形式定理，是因为这些定理在逻辑关系的形式上虽然不同，但实质上是相等的。
形式定理主要用于逻辑式的化简，或者在形式上对逻辑式进行变换，它有以下五种类型：1．变量与常量之间的关系；2．变量自身之间的关系；3．与或型的逻辑关系；4．或与型的逻辑关系；5．求反的逻辑关系——摩根（Morgan ）定理。
最新哈工大数电期末试题+答案
一、选择与填空（共8分）1．函数表达式Y =C D C B A +++，则其对偶式为（不必化简）： Y '= 。
2．图1-2为CMOS 工艺数字逻辑电路，写出F 的表达式：F = 。
Fo /mVu u图1-2 图1-33．图1-3为4位 （逐次逼近型、双积分型、流水线型）A/D 转换器的转换示意图，转换结果为 。
4．对于一个8位D/A 转换器，若最小输出电压增量为0.01V ，当输入代码为01001101时，输出电压u o = V ，分辨率= 。
5．已知时钟脉冲频率为f cp ，欲得到频率为0.25f cp 的矩形波，哪种电路一定无法实现该功能（ ）A ．四进制计数器；B ．四位二进制计数器；C ．单稳态触发器；D ．施密特触发器。
6．某EPROM 有8条数据线，10条地址线，其存储容量为 字节。
一、（8分）每空1分1. ()A B CDC +；2. X A XB +或X B A F X ；3. 逐次逼近型，0101；4. 0.77V ，8121-或0.0039； 5. D ； 6. 210二、回答下列问题（共10分）1．电路如图2-1所示。
V 5CC =V ，R 取值合适，写出F 的表达式（不必化简）。
3210图2-1解： 3210F ABS ABS ABS ABS =⋅⋅⋅————————————————3分2．卡诺图化简：(),,,(0,1,2,3,5,8)P A B C D m =∑，约束条件为：0ABD BCD ABC ++= 解：AB CD000111100001111011ΦΦΦ0111001ΦΦ——————————2分P AD BD =+——————————————1分3．在图2-3中，用一片74LS160和一片74LS161，配合必要的逻辑门电路，构成128进制计数器。
要求：使用置数方式，且74LS160为低位芯片，74LS161为高位芯片。
Q D 74LS160RCO Q C Q B Q A ET EP D C B A CR LD CPQ D RCO Q C Q B Q A ET EP D C B A CR LDCP74LS161图2-3解：Q D 74LS160RCO Q C Q B Q A ET EP D C B A CR LDCPQ D RCO Q C Q B Q A ET EP D CB A CR LDCP74LS161111CP——4分三、(10分)一个保险箱有3个按键，当3个键都不按下时，保险箱关闭，不报警；当只有一个按键按下时，保险箱仍关闭，但报警；当有2个按键按下时，保险箱打开，不报警；当三个按键同时按下时，保险箱打开，但要报警。
哈工大电路期末考试试题
哈工大电路期末考试试题一、选择题（每题2分，共20分）1. 在电路中，电压与电流的关系可以用以下哪个定律来描述？A. 欧姆定律B. 基尔霍夫电流定律C. 基尔霍夫电压定律D. 法拉第电磁感应定律2. 一个电阻为10Ω的电路，通过电流为2A，根据欧姆定律，该电路的电压是多少？A. 10VB. 20VC. 30VD. 40V3. 理想电压源的特点是：A. 内阻为零B. 内阻无穷大C. 电压恒定不变D. 所有选项都正确4. 在串联电路中，总电阻与各分电阻的关系是：A. 总电阻等于各分电阻之和B. 总电阻等于各分电阻之积C. 总电阻等于各分电阻倒数之和D. 总电阻等于各分电阻倒数之积5. 一个电路中包含一个电阻R1和两个并联的电阻R2和R3，总电阻Rt可以表示为：A. R1 + R2B. R1 + R2 + R3C. R1 * (R2 * R3) / (R2 + R3)D. R1 / (R2 + R3)二、简答题（每题5分，共20分）6. 请简述基尔霍夫电流定律（KCL）和基尔霍夫电压定律（KVL）的基本内容。
7. 什么是超前相位和滞后相位？请举例说明。
8. 请解释什么是谐振频率，并简述LC谐振电路的特点。
9. 什么是功率因数？如何计算一个电路的功率因数？三、计算题（每题15分，共30分）10. 给定一个电路，包含一个12V的直流电源，一个10Ω的电阻，一个20Ω的电阻并联，然后与一个30Ω的电阻串联。
计算该电路的总电流。
11. 一个交流电路包含一个电阻R、一个电感L和一个电容C，已知R=100Ω，L=200mH，C=10μF，电源频率为50Hz。
请计算该电路的总阻抗，并确定电路是感性还是容性。
四、分析题（每题15分，共30分）12. 给定一个含有理想电压源、电阻、电容和电感的复杂电路图，要求分析电路的频率响应，并确定电路的截止频率。
13. 一个电路包含一个理想电流源，一个电阻，一个电感和一个电容，形成一个RLC串联电路。
哈尔滨工业大学考研试题01-11(电路)
哈尔滨工业大学2001年硕士研究生入学考试试题试题必须随答卷一起交回，所有答案必须写在专用答题纸上，写在本试题纸上无效！34（每题10分，共20分）三、（每题10分，共20分）图题三~1（a ）所示工频对称三相电路，负载等效电阻负载吸收的平均W P 2700=。
设线路等效电阻试题必须随答卷一起交回，所有答案必须写在专用答题纸上，写在本试题纸上无效！哈尔滨工业大学2002年硕士研究生入学考试试题试题必须随答卷一起交回，所有答案必须写在专用答题纸上，写在本试题纸上无效！34（每题10分，共20分）三、（每题10分，共20分）图题三~1（a ）所示工频对称三相电路，负载等效电阻负载吸收的平均W P 2700=。
设线路等效电阻试题必须随答卷一起交回，所有答案必须写在专用答题纸上，写在本试题纸上无效！哈尔滨工业大学2003年硕士研究生入学考试试题试题必须随答卷一起交回，所有答案必须写在专用答题纸上，写在本试题纸上无效！34（每题10分，共20分）2三、（每题10分，共20分）图题三~1（a ）所示工频对称三相电路，负载等效电阻W P 2700=试题必须随答卷一起交回，所有答案必须写在专用答题纸上，写在本试题纸上无效！哈尔滨工业大学2004年硕士研究生入学考试试题试题必须随答卷一起交回，所有答案必须写在专用答题纸上，写在本试题纸上无效！所示电路中运算放大器为理想运算放大器，求该二端口的电阻参数矩阵所示正弦交流电路，已知︒∠=∙01I A ，求电压∙U 及整个电路吸收的有功功试题必须随答卷一起交回，所有答案必须写在专用答题纸上，写在本试题纸上无效！试题必须随答卷一起交回，所有答案必须写在专用答题纸上，写在本试题纸上无效！哈尔滨工业大学2005年硕士研究生入学考试试题试题必须随答卷一起交回，所有答案必须写在专用答题纸上，写在本试题纸上无效！试题必须随答卷一起交回，所有答案必须写在专用答题纸上，写在本试题纸上无效！2．图题二~2所示电路，V wt wt u S )]2cos(25)cos(2910[++=，Ω=10R ，Ω=91wL ，Ω=32wL ，Ω=12)(1wC 。
哈工大数电试卷1
数字电子技术 （A 卷）一、 填空题：（每空2分，共30分） （1）（11100.011）2 =( 28.6 )10 =( )8421BCD （2） (204.125) 10 =( ) 2 =( )8 =( )16 （3）字母TTL 代表( )。
（4） 三态门的输出状态共有( )三个状态。
（5）将模拟信号转换为数字信号需经过（ ）四个步骤。
（6）触发器的触发方式可分为电平触发和（ ）触发。
（7） 逻辑门电路输出端可驱动同类门电路的个数称为( )。
（8） 将))((C B A C B A Y ++++= 化为最小项形式为（ ）。
（9） （ ）（译码器，编码器）的特点是在任一时刻只有一个输入有效。
（10）一位半加器具有( )个输入和两个输出。
（11）已知A/D 转换器的分辨率为8位，其输入模拟电压范围为0～5V ，则当输入电压为1.96V 时，输出数字量为（ ）。
（12）利用双稳态触发器存储信息的RAM 称为（ ）RAM 。
二、（共10分） （1）(4分) 用代数法化简：C B BC C B A BCD A A F ++++=（2）(6分) 用卡诺图化简： 三、 （10分）已知逻辑电路如图1所示，试分析其逻辑功能。
（要求：写出简化逻辑表达式、真值表和逻辑功能。
）图1四、（12分）如图2，分别用（1）八选一数据选择器；（2） 3－8线译码器74LS138及其逻辑门；实现逻辑函数： （说明：A 2 为高位） C B A C B A AC F ++=五、（15分）电路和波形如图3 （a ）,(b)所示，设Q 0 ,Q 1 的初态均为0。
（1）写出驱动方程，状态方程和输出方程；（2）画出Q 0 ,Q 1和Y 的波形(直接画在本试卷上)。
图3 （a ）图3 （b ）六、（12分）试利用集成计数器74LS161(图4)和必要的逻辑门， （1） 用反馈清零法构成12进制计数器； （2） 用反馈置数法构成8进制计数器，要求计数器的初始状态为“0” ；(上述均要求画出状态转换图。
哈工大单片机2011年试题A卷
哈工大 2011年 春 季学期单片机原理 试 题注意：禁止使用计算器。
一、填空（每空1分，共38分）1．单片机也可称为（ ）或（ ）。
2．AT89S51单片机复位时，P1口为（ ）电平。
3．PSW 寄存器中的（ ）标志位，是累加器A 的进位标志位。
4．AT89S52单片机片内闪烁存储器单元有（ ）字节，16位定时器有（ ）个。
5．AT89S51单片机的一个机器周期为2μS 时，此时它的晶振频率为（ ）MHz 。
6．PSW 中的RS0、RS1=10B ，此时R0的字节地址为（ ）。
7．当AT89S51单片机复位后，中断优先级最高的中断源是（ ）。
8．AT89S51单片机采用外部振荡器作为时钟时，XTAL2引脚应该接( )，XTAL1引脚应该接( )。
9．如果定时器的启动和停止仅由一个信号TRx （x=0,1）来控制，此时寄存器TMOD 中的GATEx 位必须为（ ）。
10．当AT89S51单片机执行MOVX @R0,A 指令时，伴随着（ ）控制信号有效，而当执行MOVC A, @A+DPTR 指令时，伴随着（）控制信号有效，11．设计一个以AT89S51单片机为核心的最小系统，如果不外扩程序存储器，使其内部4KB 闪存存储的程序有效，则其（ ）引脚应该接（ ）。
12．已知8段共阳极LED 数码显示器要显示字符“6”(a 段为最低位)，此时的段码为（ ）。
13．数据存储器芯片6264的地址线为（ ）根,那么它的存储容量为（ ）KB 。
14．当AT89S51单片机与慢速外设进行数据传输时，最佳的数传方式是采用（ ）。
15．单片机从调用的子程序返回时，必须执行的返回指令是( )。
16．欲使P1口的高4位输出0，低4位不变，应执行一条（ ）指令。
17．使用双缓冲方式的D/A 转换器，可实现（ ）信号的（ ）输出。
18．当键盘的按键数目少于8个时，应采用（ ）式键盘。
当键盘的按键数目为64个时，应采用（ ）式键盘。
数字电路与逻辑设计期末复习试题3套(大学期末复习资料).docx
试题一一、填空题。
(每空1分，共30分)。
1、(11001.01)2 =( )8=( )|6=( )102、十进制整数转换成二进制时采用 ______ 法；十进制小数转换成二进制时采用 _______ 法。
3、由三种最基本的逻辑关系有导出的几种常用的逻辑运算 ________ 、4、逻辑函数有四种表示方法，它们分别是 _______ 、_____ 、____ 和 _______ O5、消除竞争冒险的方法有 _____ 、______ 、_____ 等。
6、按逻辑功能分类，触发器可分为 _______ 、_______ 、________________ 等四种类型。
7、从结构上看，吋序逻辑电路的基本单元是 ___________ 。
8、J K触发器特征方程为____________ o9、A/D转换的一般步骤为：取样、 _______ 、_______ 、编码。
10、___________________________________________________ 一个EPROM有18条地址输入线，其内部存储单元有_____________ 个。
11、_____________________________ D/A转换器的主要参数有、和o12、__________________________________________________ 就逐次逼近型和双积分型两种A/D转换器而言，____________________ 的抗干扰能力强， _______ 的转换速度快。
二、选择题。
(每题1分，共15分)1、以下说法正确的是()：(A)数字信号在大小上不连续，时间上连续，模拟信号则反之；(B)数字信号在大小上连续，时间上不连续，模拟信号则反之；(C)数字信号在大小和时间上均连续，模拟信号则反之；(D)数字信号在大小和吋间上均不连续，模拟信号则反之；2、A+BC=()。
(A)A+B (B) A+C (C) (A+B) (A+C) (D) B+C3、具有“有1出0、全0出1”功能的逻辑门是()。
数字集成电路第二版答案
数字集成电路第二版答案【篇一：《数字集成电路》期末试卷a(含答案)】考试试卷 a姓名学号班级任课教师一、填空题（本大题共10小题，每空格1分，共10分）请在每小题的空格中填上正确答案。
错填、不填均无分。
1．十进制数（68）10对应的二进制数等于；2．描述组合逻辑电路逻辑功能的方法有真值表、逻辑函数、卡诺图、逻辑电路图、波形图和硬件描述语言（hdl）法等，其中描述法是基础且最直接。
3．a?1可以简化为4．图1所示逻辑电路对应的逻辑函数l等于。
abc≥1lcy图1图25．如图2所示，当输入c是（高电平，低电平）时，y?ab。
6．两输入端ttl与非门的输出逻辑函数z?ab，当a=b=1时，输出低电平且vz=0.3v，当该与非门加上负载后，输出电压将(增大，减小)。
7．moore型时序电路和mealy型时序电路相比，型电路的抗干扰能力更强。
8．与同步时序电路相比，异步时序电路的最大缺陷是会产生 9．jk触发器的功能有置0、置1、保持和的ram。
二、选择题（本大题共10小题，每小题2分，共20分）在每小题列出的四个备选项中只有一个是符合题目要求的，请将其代码填写在题后的括号内。
错选、多选或未选均无分。
11．十进制数（172）10对应的8421bcd编码是。
【】a．（1111010）8421bcdb．（10111010）8421bcdc．（000101110010）8421bcd d．（101110010）8421bcd12．逻辑函数z(a,b,c)?ab?ac包含【】a．2 b．3c．4d．513．设标准ttl与非门z?ab的电源电压是+5v，不带负载时输出高电平电压值等于+3.6v，输出低电平电压值等于0.3v。
当输入端a、b电压值va=0.3v，vb=3.6v和va=vb=3.6v两种情况下，输出电压值vz分别为。
a．5v，5v c．3.6v，0.3v【】b．3.6v，3.6v d．0.3v ，3.6v14．图3所示电路的输出逻辑函数z1等于。
2010-2011哈工大数电
2010年秋季学期数电期末试卷一、(8分)填空和选择填空（每空1分）1．函数式(,,,)F A B C D A D B C =++⊕写成最大项之积的形式为 。
2．函数式(,,)(3,5,6,7)F A B C m =∑化成最简与或式为 。
3．在下列门电路中，输出端不可以并联使用的是 。
A ．集电极开路门 B ．三态门C ．CMOS 传输门D ．具有推挽式输出结构的TTL 门电路4．某TTL 门电路的输入短路电流I S =1.4mA ，高电平输入漏电流I R =0.02mA ，最大灌电流I OLMax =15 mA ，最大拉电流I OHMax =0.4mA ，其扇出系数N o = 。
5．电路如图1所示，G 1为TTL 三态门，G 2为TTL 与非门，C =1。
若B 端悬空，则万用表的读数近似为 V ；若B 端改接至0.3V ，则万用表的读数近似为 V 。
图16．逐次逼近型A/D 转换器属 （直接型，间接型）A/D 转换器。
7．需要 片1K×4bit 的RAM 存储器才能扩展成4K×8bit 的存储器。
二、（8分）图2所示电路由同步十六进制计数器74LS161、四位加法器74LS283和与非门组成，C 0为来自低位的进位信号，回答下面问题： 1．74LS161和与非门构成多少进制计数器？2．按着Q D Q C Q B Q A 的顺序，74LS161输出是什么编码？3．若要求从S 4S 3S 2S 1输出为BCD8421码，则B 4B 3B 2B 1及C 0应如何连接？图2三、(6分)由一片8位二进制加法计数器和一片8位D/A 转换器构成的电路如图3所示。
设CP 的频率为1kHz ；计数器为异步清零方式；D/A 转换器的最大输出电压为5.1V 。
回答下面问题：1．计数器是多少进制计数器？2．计算输出信号Y 的最大输出电压值和周期。
Y图3四、(6分)用ROM 实现2Z X Y =的计算，其中X 、Y 均为两位二进制数，Z 为多位二进制数，列出真值表，完成图4中阵列图的绘制。
数字集成电路期末考试卷B-2012
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图1
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2.
在CMOS 0.18um工艺模型中，一个nFET的W=9um，L=0.18um，其工艺互导为k′n=90uA/V2， VTn=0.45V。假设Vsb=0。 （每小题5分，n=2.0V 时的 MOS 管导通电阻。 （2）计算电压设定为 VGSn=2.0V，VDSn=1.1V 时的 MOS 管导通电阻。
kn 。 = 1.5 三输入的或非门 y = a + b + c 的逻辑努力是（ 12 ） kp
6．工艺的氧化层厚度 tox=10 nm ( ε ox = 3.453 × 10−13 F/cm)，载流子迁移率为µn=520 cm2 / (V· s) , µp= 260 cm2 / (V· s)，若一个 nFET 和 pFET，W=16µm，L= 0.5µm，栅电压 VG=4V，而阈值电 压 VTn=0.8V，VTp= − 1V, 则 Rn=（ 13 ）; Rp=（ 14 ）; 若保持 nFET 尺寸不变 而增加 pFET 的宽度，使 Rp = 0.8Rn， pFET 的宽度 W=（ 15 ). 二、问答题（15%） （1）MOS管的窄沟道效应和短沟道效应的定义分别是什么？ （2）动态 CMOS 逻辑电路的定义是什么？ （3）闩锁效应的形成原因及其预防措施？ 三、综合题（55%） 1. 图1为阻性负载的反相器电路。电源电压VDD为5V，MOS管的工艺互导为20uA/V2，阈值电 压为0.8V，负载电阻RL为200K，W/L=2。计算该反相器的传输特性数值（VIL，VOL，VIH， VOH）及电路的噪声容限，并在此基础上评价该反相器的设计是否最优。 （11分）
华
日
侨
大
学
数字集成电路设计
最新哈工大数电期末试题+答案
一、(12分)填空和选择（每空1分）（1）进制为一千的计数器至少应使用_________个触发器实现。
（2）集电极开路门使用时应注意在输出端接_______________。
（3）32选1数据选择器有____________个选择变量。
（4）函数式Y =+AB BCD ，写出其对偶式Y '=_______________________。
（5）相同供电电源的CMOS 门电路与TTL 门电路相比，_________________门的噪声容限更大；_________________门的静态功耗更低。
（6）模数转换时，要求能分辨ADC 输入满量程0.1%的变化，则至少需要使用____________位的ADC 。
若信号频率为20kHz ，则要求该ADC 采样频率至少为____________kHz 。
（7）由与非门构成的基本RS 触发器，其约束条件是__________________________。
（8）下列器件的信号一定不能和其他输出信号接在一起的是______________。
（a ）RAM 的数据信号；（b ）ROM 的数据信号； （c ）74LS138的输出信号。
（9）下列说法正确的是____________________。
（a ）输入悬空时，TTL 门电路的输入端相当于接低电平； （b ）输入悬空时，CMOS 门电路的输入端相当于接低电平； （c ）输入悬空时，CMOS 门电路的输入端相当于接高电平； （d ）实际应用中，门电路的输入端应尽量避免悬空。
（10）用万用表测量一个标准TTL 门电路的输出信号，发现其值为1.5V ，可能的情况有（多选）：______________________________________。
（a ）输出端处于高阻态； （b ）两输出信号短接； （c ）输出为脉冲信号； （d ）驱动门过载。
一、（1）10；（2）上拉电阻；（3）5；A+)B+C+D B （；（5）CMOS ，CMOS ；（6）10位，40kHz ；（7）R+S=1；（8）c ；（9）d ；（10）bcd 。
数字集成电路期末考试复习考试试题
数字集成电路复习 前言：看完后一定要自己默写一遍一. 确定组合逻辑延时最小时的尺寸？page186反相器：1，三输入与非门：5/3，二输入与非门：5/3输出负载是一个电容，其电容为第一级（最小尺寸的反相器）输入电容的5倍，因此该电路的等效扇出为1/5L g F C C ==二.用图解的方法得到电压传输特性曲线求解图中门的阈值电压V TN？三. 一个ＰＭＯＳ管的阈值电压为－０．４Ｖ，计算ＶＳＢ＝２．５Ｖ，20.6TV Φ=−时的阈值电压？Page64四. 绘制ＣＭＯＳ反相器的版图？五.一个ＣＭＯＳ反相器，Ｋr＝１,ＶＤＤ＝５Ｖ,ＶＴＮ＝０.８Ｖ,ＶＴＰ＝－１Ｖ，Ｃｏｘ＝４Ｆ／ｃｍ２，ｕｎ＝５００ｃｍ２／Ｖｓ，ｕｐ＝２００ｃｍ２／Ｖｓ．由逻辑阈值点确定的最大噪声容限为多少？六.根据如下的逻辑关系式合成ＣＭＯＳ逻辑门，画出原理图()=+⋅+F D A B C七.看版图，画原理图八.看图４，分别是什么器件，关键尺寸是多少？并写出详细的分析过程？九.补充内容(1).趋肤效应：与频率有关，高频电流倾向于主要在导体的表面流动，其电流密度随进入导体的深度而呈指数下降。
(2).噪声是指在逻辑节点上不希望发生的电压和电流的变化，一个门的稳态参数衡量的该电路对制造过程中发生偏差和噪声干扰的稳定性。
(3).噪声源的类型：与信号摆幅Vsw成正比的噪声。
它对信号节点的影响用gVsw来表示；固定噪声。
它对信号节点的影响等于fVnf,Vnf是噪声源的幅值，而f是从噪声到信号节点的传递函数。
(4).简述ＣＭＯＳ反相器噪声容限的定义：所谓噪声容限，是指电路在噪声干扰下，逻辑关系发生偏离的最大允许值，若输入信号中混入了干扰，当干扰大过反相器输入电压阈值时，则使原本应该是高电平的输出信号转化翻转为低电平，或使原本应该是低电平的输出信号翻转为高电平。
(5).扇入：一个门的扇入定义为该门输入的数目。
扇出：表示连接到驱动门输出端的负载门的数目N，增加一个门的扇出会影响它的逻辑输出电平。
哈工大计算机试题2011秋A答案
哈工大 2011 年 秋 季学期大学计算机基础 试题(A)题号 一 二 三 四 五 六 七 八 九 十 总分 分数学号 姓名注：本试卷满分100分，折合为60分记入期末成绩。
如本试卷为补考卷，则按实际分数记录。
一. 单项选择题（每小题2分，共40分）1. 属于电子计算机的是（ C ）A 、1822年巴贝奇的差分机B 、1944年IBM 的MarkⅠC 、1942年美国宾夕法尼亚大学的ENIACD 、1801年杰卡德的提花编织机2. 因提出通用计算模型而为通用计算机建立理论基础，又因其为机器智能的定义而被称为计算机之父，人工智能之父的是（ B ）A 、莫希利和埃克特B 、阿兰·图灵C 、冯·诺依曼D 、爱因斯坦3. 按使用的电子元器件将计算机发展分为几个阶段，其中第四代计算机以使用（ B ）为分界。
A 、集成电路B 、超大规模集成电路C 、晶体管D 、单片机4. 关于逻辑运算以下说法错误的是（ D ）A 、逻辑运算是一种代数运算。
B 、VB 程序设计语言中的逻辑常量只有两个。
C 、常用的逻辑运算有与、或、非D 、“或”运算的结果只有两种，而"与"运算的结果不只两种。
5. 音频信息在计算机内部表示为（ C ）A. 连续变化的模拟信号B. 连续变化的数字信号C. 离散变化的数字信号D. 离散变化的模拟信号6.（ A ）能用来表示文件在磁盘上的位置。
A．路径B．目录C．我的电脑D．扇区7.高级语言程序计算机不能直接理解和执行，需要（ C ）将其翻译成计算机能直接理解并执行的二进制代码的目标程序。
A、机器语言B、操作系统C、编译程序D、编辑程序8.被称为计算机中央处理机的CPU是由（ D ）组成的。
A、算术运算器和逻辑运算器B．存储器和运算器C．存储器和控制器D．运算器和控制器9.VB中能向用户单向显示信息，而不能编辑的控件是（ A ）。
A．标签B．文本框C．命令按钮D．计时器10.在Word编辑状态下，如要调整段落的左右边界，用（ C ）的方法最为直观、快捷。
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哈尔滨工业大学深圳研究生院
2011年秋季学期期末考试试卷
HIT Shenzhen Graduate School Examination Paper
Course Name: Theory and design of digital IC Lecturer: Zhang, Yan Question One Two Three Four Five Six Seven Eight Nine Ten Total Mark
Question One: Explain the following concepts. (20 points)
1.Bi-Stability and Meta-Stability
2.Static Timing Analysis
3.Hspice
4.Propagation delay, rising time and falling time of a signal through a gate
Question Two: Complex Gates (20 pointers)
a) Implement the logic function
using a complementary pull‐up and pull‐down network.
b). A friend proposes another implementation of this function shown in the following Figure . Does this perform the same function as the gate from (a)? If so, what advantage does it have over (a)? If not, what is the function? Is this a static CMOS gate?
Question Three: Logical Effort. (20 points)
a.Implement the function ∙ ∙
.
b. Assuming 2 , , , size your gate so that the worst case pull up resistance is equal to the worst-case pull-down resistance. For simplicity, a minimum size PMOS has width 1 and a resistance of R. What is the
logical effort from the A input? Hint: Keep in mind that the logical effort of a gate is in reference to an inverter Using the same sizing and resistance values as in (b), find the logical effort from the D input? Four: Timing (30 pointers)
clk-q = 50ps, t setup = 25ps, hold = 40ps. You can assume that the clock has no jitter.
What is the minimum clock cycle time of this pipeline? Are there any hold time violations?
(b) Now we insert the repeaters for distributing the clock signal to three registers. Assume that the delay of each repeater is nominally 50ps and each repeater’s delay varies randomly by +/- 20%, now what is the minimum clock cycle time of this pipeline? Are there any hold time violations?
(c) Under the same conditions (i.e., 50ps nominal inverter delay and +/-20% delay variation), if we feed the clock from the other direction, what is the minimum clock cycle time of this pipeline? Are there any hold time violations?
Question Five: What’s the dot operation in look-ahead adder. (10 pointers)。