chapter5南航微机原理课件吴宁版
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系统工作:取指令/执行(读写变量) 唯一选中单元: 读/写 D0~D7
CPU 系统
• • • A12
D0~D7
• • •
A0
A0 • • Memory • 芯片 A12 WE OE CS1 CS2 存储器读写时序
MEMW MEMR 高位地 址信号 处理器读写时序
• • •
译码
电路
--配合--
第5章 半导体存储器
G
S C T1 D
CD
E S (－ )
ES(－)
数据线D“1”
利用MOS管栅极和源极之 间的电容C来存储信息
电容C通常小于数据线上的分布电容 CD ，每个数据读出后，C上的电荷经 CD释放，信息被破坏。所以需要刷新 （周期性充电）。刷新时间2ms—8ms。 （刷新即在数据线上加电压，给C充 电，然后关断T。）
31-31
两个5:32译码器组成行列形式 选中单元，大大减少引线。
Y0 列译码器 A5 A6 A7 A8
Y31
A9
第5章 半导体存储器
若译码选中的是一组基本存储电路，即可实现对这组电路的访问。 如，这组存储电路是8个存储单元。当一个地址被选中时， 构成该地址单元的8位阵列同时被读出（或写入）。
例，如下的单译码电路，若n=4 , m=8, 则： 译码输出16根线，选中的单元输出8位数据。
例：MOV [789AH], AX
对比--配合：8086存储器写
第5章 半导体存储器
补充：典型存储器芯片和译码器芯片
（1）62256（32K*8
SAM)
（2）3-8译码器74LS138
1、62256引脚图 1 28 A14 2 27 A12 3 26 A7 25 4 A6 5 A5 24 6 A4 23 A3 7 22 8 21 A2 9 A1 20 10 A0 19 11 D0 18 12 D1 17 13 D2 16 14 15 GND
南京航空航天大学 电子信息工程学院
第5章 半导体存储器
处理器系统与存储器典型连接
6264(例) D0~D7 存储 芯片1
D0~D7
CPU 系统
• • • A12
A0
• • •
A0 • • Memory • 芯片 A12 WE OE 1CS1 1CS2 2CS1#
MEMW MEMR 高位地 址信号
如：伪静态存储器PSRAM、高速缓存器Cache、快速页模式FPMRAM、扩展数据输出EDO-RAM、Rambus-DRAM、各种同步 高速RAM（同步动态SDRAM、同步图形SGRAM、双倍及多速 率SDRAM，即DDR，DDR2，DDR3等）。
内存条（标准存储器模块） ：多片大容量RAM+控制电路。 对微机系统： ROM中的引导程序用于启动系统，然后再从外存中读取系统 程序和应用程序，加载到RAM中； 在嵌入式系统中： 通常直接运行ROM中的系统和应用程序。
第5章 半导体存储器
存储器基本概念 随机存取存储器（RAM） 只读存储器（ROM） 存储器连接与扩充应用 微机系统的内存结构
第5章 半导体存储器
5.1 概述
存储大量信息的介质
—— 计算机实现大容量记忆 功能的核心部件 作用：存放待加工的原始数 据和中间计算结果以及系统 或用户程序等。
主要对象:半导体存储器
地址总线 AB
CPU
存 储 器
I/O 接 口
输 入 设 备
I/O 接 口
输 出 设 备
数据总线 DB 控制总线 CB
存储器访问： 取指/存取操作
MOV [2000H], AX
MOV BL, [205AH]
南京航空航天大学 电子信息工程学院
4
第5章 半导体存储器
重点:处理器与半导体存储器接口电路
应用:分层存储结构
容量越大、存取速度越快、成本越低，则性能价格比越高。
南京航空航天大学 电子信息工程学院
2
第5章 半导体存储器
内存（RAM+ROM）：（半导体存储器，本章内容) 存 储 器 外存 磁盘 软盘：普通1.44M 硬盘：从 --GB ~ --TB CD、DVD (650MB、4.7GB）
南京航空航天大学 电子信息工程学院
第5章 半导体存储器
5.1.3 主要性能指标
1. 容量 一个存储器芯片能够存储的二进制信息。 存储器芯片容量=存储单元数×每单元的数据位数 例：6264 8KB = 8K × 8bit 6116 2KB = 2K × 8bit
1字节=8 bit；1KB=210字节=1024字节；1MB=210KB=1024KB； 1GB=210MB=1024MB；1TB=210GB=1024GB。
5.1.1 半导体存储器的分类 ——存储介质的类别和特点
半导体材料 — 半导体存储器； 存储器分类 磁性材料 — 磁带、软磁盘和硬磁盘存储器等； （按介质） 光介质材料 — CD-ROM、DVD等。
半导体存储器分类 （1）按制造工艺分类 双极（TTL）型、MOS型：微机的内存主要为MOS型 （2）按存储原理分类 随机存取存储器RAM 、只读存储器ROM。
VCC WE A13 A8 A9 A11 OE A10 CS D7 D6 D5 D4 D3
2、62256逻辑图 A14 A13 D7 A12 D6 A11 D5 A10 D4 A9 D3 A8 D2 A7 D1 A6 D0 A5 A4 A3 A2 A1 A0 CS OE WE
1、74LS138引脚图 2、74LS138原理图 A 1 16 VCC G1 Y0 B 2 15 Y0 Y1 G2A C 3 14 Y1 Y2 G2B G2A 4 13 Y2 Y3 G2B 5 12 Y3 Y4 C G1 6 11 Y4 Y5 B Y7 7 10 Y5 Y6 A 9 Y6 Y7 GND 8
R/W
0 写有效 1 读有效
CE
0 选中芯片 1 未选中
第5章 半导体存储器
一个基本存储电路 能存储1位2#数。
（1）T1/T2组成双稳态触 发器，保存数据。T3/T4为 负载管。 （2）O1点为数据Q时，O2 点为数据/Q。 （3）行选择线为1时， O1/ O2处的数据信息通过门控 管T5/T6送至T7/T8 。 （4）列选择线为1时， T7/T8处的数据信息通过门 控管T7/T8送至芯片C的引 脚，读控制线有效则输出 至数据线。
第5章 半导体存储器
② 6264写周期 参数见表5-3
注意：
CS1、CS2和WE同时有效，才可实现写操作；
在地址改变期间，WE必须为高，以防止地址变化期间有误码写入。
为此，WE必须在地址有效一段时间后才有效，使地址信号足够稳 定。
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第5章 半导体存储器
8086总线操作信号： T1:输出地址; T2:总线转向; T3:存储器访问; T4:结束
第5章 半导体存储器
动、静RAM比较： 动：集成度高，速度慢，功耗低，刷新电路复杂。 静：容量小，速度快，功耗大，无刷新电路。
2. 典型芯片uPD424256 424256的容量是256K×4bit, 片内需log2256K=18个地址信号。 外接9根地址线，由内部多路开关对行、列地址作分时复用。
• • •
译码
电路
唯一选中单元: 读/写 处理器读写时序 --配合--
存储 芯片2
存储器读写时序
第5章 半导体存储器
（4）HM6264BL读/写周期时序 ① 6264的读周期 参数见表5-2
读出时间tAA ：最大70ns，从地址有效到RAM数据线上出现有效 数据的时间。是RAM读操作速度快慢的主要指标。 读周期 tRC： 70ns（mim）, 连续两次操作存储器所需间隔的最小时间 。 它总是大于或等于读出时间。 正确读数： 地址有效经tAA后 ，且片选信号有效经tCO 及tOE后才 能收到数据。
74LS138引脚功能
（1）控制信号：G1•G2A•G2B （2）CBA译码输入，Y0到Y7有效
62256工作表
第5章 半导体存储器
5.2.2 动态RAM（DRAM）
1. 单管动态基本存储电路（1或0由电容C上有无电荷决定）
字选线 ‚ 1‛ ① 设 T1导通时（字选线＝1），将 D＝1 写入，则C上有电荷。 ② 字选线撤消，T1截止。 ③ T1导通（字选线＝1）才能读。 读时：D本为0，CD无电荷。 导通时C上电荷转移到 CD 上，所以D为1； 若C上原无电荷，D为0；
2. 最大存取时间 一次访问存储器(对指定单元的写或读)所需时间
这个时间的上限值即最大存取时间。 从收到CPU给出的地址到有效数据输出所需要的时间。
3.供电电压、逻辑电平、接口方式 传统：5V，标准TTL逻辑，并行接口; 现代：3.3V/2.5V/1.8V/1.5V, LVTTL/SSTL_2/SSTL_18/SSTL_15， 串/并行/ FIFO/双口等
第5章 半导体存储器
2. 单译码结构
若要构成1K×1b个存储单元， 需10根地址线，1根数据线。
译码器为10:1024， 译码输出线 210＝1024 根。 引线太多，制造困难。
A0 A1 A2 A3 A4 A5 A6 A7 A8 A9
Y0 Y1 地 址 译 码 器
0 1
Y1023 1023 CE OE WE
读写控制电路 D(I/O)
3. (X/Y)双译码结构
问题同上，用X、Y两个译码器。 每个有10/2=5个输入，25个输出， 共输出25 ×25=210（1024）个状态， 而输出线只有2× 25 = 64根。
A0 A1 A2 A3 A4
行 X0 译 码 器 X31
0-0
0-31
31-0 D(I/O) 读写 控制 电路 CE OE WE
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第5章 半导体存储器
（3）工作方式
表 5-1 CS1 1 × 0 0 CS2 × 0 1 1 HM6242BL工作方式功能表 WE × × 1 1 OE × × 1 0 工作方式 低功耗 低功耗 输出禁止 读 I/O信号 高阻 高阻 高阻 Dout
0
1
0
×
写
Din
其他指标 功耗、可靠性、集成度、价格等
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第5章 半导体存储器
5.2 随机存取存储器(RAM=Random Access Memory)
5.2.1 静态RAM(SRAM=Static RALeabharlann Baidu）
1. SRAM原理 基本存储电路: R-S触发器 双译码方式
常用RAM有： 6116 6264 62256 例：一片62256 为32K*8的RAM 地址线15根， 数据线8根， 控制信号3根 （WE,OE,CE）。
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第5章 半导体存储器
5.1.2 存储原理与地址译码
1. 存储芯片结构
保存数据
结构
存储体（存储矩阵） 译码电路、缓冲器 外围电路 R/W 控制逻辑
对选中单元正确读/写
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第5章 半导体存储器
存储体
存储体是存储芯片的主体，由基本存储单元按照一定的排列 规律构成。 不同类型存储器具有不同的存储体结构，以实现快速读/写、 大容量存储或非易失存储等性能。
光盘
磁光盘MO：高密度、快速、可靠性高、抗干扰强 可重复读写一千万次以上 e盘（USB接口的电子盘等……）
性能：容量、存取速度、成本 内/外部存储器－－高速存储／低速I/O、海量低成本
与CPU接口：串/并行（Serial/Parallel
)
3
南京航空航天大学 电子信息工程学院
第5章 半导体存储器
第5章 半导体存储器
RAM具有易失性，可读，可写，常用于存放数据、中间结果等。 ROM在程序执行时只能读不能写。常用于存放程序或不易变的数据。 掩膜ROM不可改写。 可编程PROM、EPROM、E2PROM及FLASH在 一定条件下可改写。
存储器及相关技术发展：大容量、高速、高集成度、低功耗等。
地址译码
接收来自CPU的n位地址，经译码后产生2n个地址选择信号， 实现对片内存储单元的选址。（有单译码和双译码两种方式 ）
控制逻辑
接收片选信号CS及来自CPU的读/写控制信号，形成芯片内部 控制信号，控制数据的读出和写入。
数据缓冲器
寄存来自CPU的写入数据或从存储体内读出的数据。
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行/列选=1，选中单元
行线 X 六 管 基 本 存 储 电 路
Q
Q
列线 Y
写 控 制 （ 高 有 效 ） 数 据 线
读 控 制 （ 高 有 效 ）
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第5章 半导体存储器
2. 典型存储器芯片HM6264BL
DIP封装， 28PIN，单一5V电源供电。 （1）主要参数: 容量8K*8bit； 最大存取时间 70～120ns； 工作电流55mA； 2V(min)维持电压。 （2）引脚及其含义 双片选控制
CPU 系统
• • • A12
D0~D7
• • •
A0
A0 • • Memory • 芯片 A12 WE OE CS1 CS2 存储器读写时序
MEMW MEMR 高位地 址信号 处理器读写时序
• • •
译码
电路
--配合--
第5章 半导体存储器
G
S C T1 D
CD
E S (－ )
ES(－)
数据线D“1”
利用MOS管栅极和源极之 间的电容C来存储信息
电容C通常小于数据线上的分布电容 CD ，每个数据读出后，C上的电荷经 CD释放，信息被破坏。所以需要刷新 （周期性充电）。刷新时间2ms—8ms。 （刷新即在数据线上加电压，给C充 电，然后关断T。）
31-31
两个5:32译码器组成行列形式 选中单元，大大减少引线。
Y0 列译码器 A5 A6 A7 A8
Y31
A9
第5章 半导体存储器
若译码选中的是一组基本存储电路，即可实现对这组电路的访问。 如，这组存储电路是8个存储单元。当一个地址被选中时， 构成该地址单元的8位阵列同时被读出（或写入）。
例，如下的单译码电路，若n=4 , m=8, 则： 译码输出16根线，选中的单元输出8位数据。
例：MOV [789AH], AX
对比--配合：8086存储器写
第5章 半导体存储器
补充：典型存储器芯片和译码器芯片
（1）62256（32K*8
SAM)
（2）3-8译码器74LS138
1、62256引脚图 1 28 A14 2 27 A12 3 26 A7 25 4 A6 5 A5 24 6 A4 23 A3 7 22 8 21 A2 9 A1 20 10 A0 19 11 D0 18 12 D1 17 13 D2 16 14 15 GND
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第5章 半导体存储器
处理器系统与存储器典型连接
6264(例) D0~D7 存储 芯片1
D0~D7
CPU 系统
• • • A12
A0
• • •
A0 • • Memory • 芯片 A12 WE OE 1CS1 1CS2 2CS1#
MEMW MEMR 高位地 址信号
如：伪静态存储器PSRAM、高速缓存器Cache、快速页模式FPMRAM、扩展数据输出EDO-RAM、Rambus-DRAM、各种同步 高速RAM（同步动态SDRAM、同步图形SGRAM、双倍及多速 率SDRAM，即DDR，DDR2，DDR3等）。
内存条（标准存储器模块） ：多片大容量RAM+控制电路。 对微机系统： ROM中的引导程序用于启动系统，然后再从外存中读取系统 程序和应用程序，加载到RAM中； 在嵌入式系统中： 通常直接运行ROM中的系统和应用程序。
第5章 半导体存储器
存储器基本概念 随机存取存储器（RAM） 只读存储器（ROM） 存储器连接与扩充应用 微机系统的内存结构
第5章 半导体存储器
5.1 概述
存储大量信息的介质
—— 计算机实现大容量记忆 功能的核心部件 作用：存放待加工的原始数 据和中间计算结果以及系统 或用户程序等。
主要对象:半导体存储器
地址总线 AB
CPU
存 储 器
I/O 接 口
输 入 设 备
I/O 接 口
输 出 设 备
数据总线 DB 控制总线 CB
存储器访问： 取指/存取操作
MOV [2000H], AX
MOV BL, [205AH]
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4
第5章 半导体存储器
重点:处理器与半导体存储器接口电路
应用:分层存储结构
容量越大、存取速度越快、成本越低，则性能价格比越高。
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2
第5章 半导体存储器
内存（RAM+ROM）：（半导体存储器，本章内容) 存 储 器 外存 磁盘 软盘：普通1.44M 硬盘：从 --GB ~ --TB CD、DVD (650MB、4.7GB）
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第5章 半导体存储器
5.1.3 主要性能指标
1. 容量 一个存储器芯片能够存储的二进制信息。 存储器芯片容量=存储单元数×每单元的数据位数 例：6264 8KB = 8K × 8bit 6116 2KB = 2K × 8bit
1字节=8 bit；1KB=210字节=1024字节；1MB=210KB=1024KB； 1GB=210MB=1024MB；1TB=210GB=1024GB。
5.1.1 半导体存储器的分类 ——存储介质的类别和特点
半导体材料 — 半导体存储器； 存储器分类 磁性材料 — 磁带、软磁盘和硬磁盘存储器等； （按介质） 光介质材料 — CD-ROM、DVD等。
半导体存储器分类 （1）按制造工艺分类 双极（TTL）型、MOS型：微机的内存主要为MOS型 （2）按存储原理分类 随机存取存储器RAM 、只读存储器ROM。
VCC WE A13 A8 A9 A11 OE A10 CS D7 D6 D5 D4 D3
2、62256逻辑图 A14 A13 D7 A12 D6 A11 D5 A10 D4 A9 D3 A8 D2 A7 D1 A6 D0 A5 A4 A3 A2 A1 A0 CS OE WE
1、74LS138引脚图 2、74LS138原理图 A 1 16 VCC G1 Y0 B 2 15 Y0 Y1 G2A C 3 14 Y1 Y2 G2B G2A 4 13 Y2 Y3 G2B 5 12 Y3 Y4 C G1 6 11 Y4 Y5 B Y7 7 10 Y5 Y6 A 9 Y6 Y7 GND 8
R/W
0 写有效 1 读有效
CE
0 选中芯片 1 未选中
第5章 半导体存储器
一个基本存储电路 能存储1位2#数。
（1）T1/T2组成双稳态触 发器，保存数据。T3/T4为 负载管。 （2）O1点为数据Q时，O2 点为数据/Q。 （3）行选择线为1时， O1/ O2处的数据信息通过门控 管T5/T6送至T7/T8 。 （4）列选择线为1时， T7/T8处的数据信息通过门 控管T7/T8送至芯片C的引 脚，读控制线有效则输出 至数据线。
第5章 半导体存储器
② 6264写周期 参数见表5-3
注意：
CS1、CS2和WE同时有效，才可实现写操作；
在地址改变期间，WE必须为高，以防止地址变化期间有误码写入。
为此，WE必须在地址有效一段时间后才有效，使地址信号足够稳 定。
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第5章 半导体存储器
8086总线操作信号： T1:输出地址; T2:总线转向; T3:存储器访问; T4:结束
第5章 半导体存储器
动、静RAM比较： 动：集成度高，速度慢，功耗低，刷新电路复杂。 静：容量小，速度快，功耗大，无刷新电路。
2. 典型芯片uPD424256 424256的容量是256K×4bit, 片内需log2256K=18个地址信号。 外接9根地址线，由内部多路开关对行、列地址作分时复用。
• • •
译码
电路
唯一选中单元: 读/写 处理器读写时序 --配合--
存储 芯片2
存储器读写时序
第5章 半导体存储器
（4）HM6264BL读/写周期时序 ① 6264的读周期 参数见表5-2
读出时间tAA ：最大70ns，从地址有效到RAM数据线上出现有效 数据的时间。是RAM读操作速度快慢的主要指标。 读周期 tRC： 70ns（mim）, 连续两次操作存储器所需间隔的最小时间 。 它总是大于或等于读出时间。 正确读数： 地址有效经tAA后 ，且片选信号有效经tCO 及tOE后才 能收到数据。
74LS138引脚功能
（1）控制信号：G1•G2A•G2B （2）CBA译码输入，Y0到Y7有效
62256工作表
第5章 半导体存储器
5.2.2 动态RAM（DRAM）
1. 单管动态基本存储电路（1或0由电容C上有无电荷决定）
字选线 ‚ 1‛ ① 设 T1导通时（字选线＝1），将 D＝1 写入，则C上有电荷。 ② 字选线撤消，T1截止。 ③ T1导通（字选线＝1）才能读。 读时：D本为0，CD无电荷。 导通时C上电荷转移到 CD 上，所以D为1； 若C上原无电荷，D为0；
2. 最大存取时间 一次访问存储器(对指定单元的写或读)所需时间
这个时间的上限值即最大存取时间。 从收到CPU给出的地址到有效数据输出所需要的时间。
3.供电电压、逻辑电平、接口方式 传统：5V，标准TTL逻辑，并行接口; 现代：3.3V/2.5V/1.8V/1.5V, LVTTL/SSTL_2/SSTL_18/SSTL_15， 串/并行/ FIFO/双口等
第5章 半导体存储器
2. 单译码结构
若要构成1K×1b个存储单元， 需10根地址线，1根数据线。
译码器为10:1024， 译码输出线 210＝1024 根。 引线太多，制造困难。
A0 A1 A2 A3 A4 A5 A6 A7 A8 A9
Y0 Y1 地 址 译 码 器
0 1
Y1023 1023 CE OE WE
读写控制电路 D(I/O)
3. (X/Y)双译码结构
问题同上，用X、Y两个译码器。 每个有10/2=5个输入，25个输出， 共输出25 ×25=210（1024）个状态， 而输出线只有2× 25 = 64根。
A0 A1 A2 A3 A4
行 X0 译 码 器 X31
0-0
0-31
31-0 D(I/O) 读写 控制 电路 CE OE WE
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（3）工作方式
表 5-1 CS1 1 × 0 0 CS2 × 0 1 1 HM6242BL工作方式功能表 WE × × 1 1 OE × × 1 0 工作方式 低功耗 低功耗 输出禁止 读 I/O信号 高阻 高阻 高阻 Dout
0
1
0
×
写
Din
其他指标 功耗、可靠性、集成度、价格等
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第5章 半导体存储器
5.2 随机存取存储器(RAM=Random Access Memory)
5.2.1 静态RAM(SRAM=Static RALeabharlann Baidu）
1. SRAM原理 基本存储电路: R-S触发器 双译码方式
常用RAM有： 6116 6264 62256 例：一片62256 为32K*8的RAM 地址线15根， 数据线8根， 控制信号3根 （WE,OE,CE）。
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第5章 半导体存储器
5.1.2 存储原理与地址译码
1. 存储芯片结构
保存数据
结构
存储体（存储矩阵） 译码电路、缓冲器 外围电路 R/W 控制逻辑
对选中单元正确读/写
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第5章 半导体存储器
存储体
存储体是存储芯片的主体，由基本存储单元按照一定的排列 规律构成。 不同类型存储器具有不同的存储体结构，以实现快速读/写、 大容量存储或非易失存储等性能。
光盘
磁光盘MO：高密度、快速、可靠性高、抗干扰强 可重复读写一千万次以上 e盘（USB接口的电子盘等……）
性能：容量、存取速度、成本 内/外部存储器－－高速存储／低速I/O、海量低成本
与CPU接口：串/并行（Serial/Parallel
)
3
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第5章 半导体存储器
第5章 半导体存储器
RAM具有易失性，可读，可写，常用于存放数据、中间结果等。 ROM在程序执行时只能读不能写。常用于存放程序或不易变的数据。 掩膜ROM不可改写。 可编程PROM、EPROM、E2PROM及FLASH在 一定条件下可改写。
存储器及相关技术发展：大容量、高速、高集成度、低功耗等。
地址译码
接收来自CPU的n位地址，经译码后产生2n个地址选择信号， 实现对片内存储单元的选址。（有单译码和双译码两种方式 ）
控制逻辑
接收片选信号CS及来自CPU的读/写控制信号，形成芯片内部 控制信号，控制数据的读出和写入。
数据缓冲器
寄存来自CPU的写入数据或从存储体内读出的数据。
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行/列选=1，选中单元
行线 X 六 管 基 本 存 储 电 路
Q
Q
列线 Y
写 控 制 （ 高 有 效 ） 数 据 线
读 控 制 （ 高 有 效 ）
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第5章 半导体存储器
2. 典型存储器芯片HM6264BL
DIP封装， 28PIN，单一5V电源供电。 （1）主要参数: 容量8K*8bit； 最大存取时间 70～120ns； 工作电流55mA； 2V(min)维持电压。 （2）引脚及其含义 双片选控制