第3章内部存储器修改2011

读/写
写操作：CPU→存储器
– CPU把信息字的地址送到AR， 经地址总线送往主存储器写(Write)命令。
– CPU等待主存储器的Ready
回答信号,Ready为 1,表示信
息已从DR经数据总线写入主
存储器。
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CPU AR
k
DR n 地址总线
数据总线 控制总线
地址线的连接 数据线的连接 读/写命令线的连接 片选线的连接 合理的选择芯片
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存储器扩展例题
用16K×8位的芯片采用字扩展法组成64K×8位的 存储器（字量扩展）
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用Intel2114芯片，组成1024*8的存储器。 （位扩展）
D0-D8
CPU
R/W REF R/W REF R/W REF 128us
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R/W REF
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异步刷新方式: 将集中式和分散式结合起来,即在2ms内分散地把 128行刷新一遍.
2ms/128=15.5us
R/W R/W R/W
REF R/W R/W R/W
15.5uS
15.5uS
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REF
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（09年15题）某计算机主存容量为64KB，其中ROM 为4KB；其余为RAM区，按字节编址。现要用2KX8 位的ROM芯片和4KX4位的RAM芯片来设计该存储器， 则需要上述规格的ROM和RAM芯片数分别是（）
A.1 15 B.2 15 C.1 30 D.2 30
（10年15题）假定用若干个2KX4的芯片组成8KX8的 存储器，则地址0B1FFH所在的芯片的最小地址是（）
16×1位静态存储器的结构图
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1K静态存储器框图
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存储器的读写周期
读周期 ：在读周期中，地址线先有效，以便进行地址 译码，选中存储单元。为了读出数据，片选信号/CS 和读出使能信号/OE也必须有效(由高电平变为低电平)。 从地址有效开始经tAQ(读出)时间，数据总线I/O上出 现了有效的读出数据。之后/CS、/OE信号恢复高电平， tRC以后才允许地址总线发生改变。tRC时间称为读周 期时间。
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写周期
在写周期中，也是地址线先有效，接着片选信号/CS有效， 写命令/WE有效(低电平)。此时数据总线I/O上必须置写入 数据，在tWD时间段将数据写入存储器。之后撤消写命令 /WE和/CS。为了写入可靠，I/O线的写入数据要有维持时 间thD，/CS的维持时间也比读周期长。tWC时间称为写周 期时间。为了控制方便，一般取tRC=tWC，通常称为存取 周期。
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存储器分类
按存储器介质不同分：半导体器件和磁性材料 。 按存取方式不同分：随机存储器和顺序存储器 。 按存储内容可变性分：ROM和RAM。 按信息易失性分：永久性和非永久性的 按系统中的作用分：主存储器、高速缓冲存储器、 辅助存储器、控制存储器。
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存储器分级结构
在漏端D加上正电压，会形成一个浮动栅，它阻止源S与漏D之间的导通，致使 此MOS管处于“0”态，若对D不加正电压，则形成不了浮动栅，此MOS管便能正 常导通，呈“1”态。由此，用户可按需要对不同位置的MOS管D端施加正电压或 不施电压，便形成了用户所需的ROM。
衰减期很长，降到80%需100年。 用紫外光照射后，硅栅上的电荷形成光电流泄 露，使电路恢复起始状态，变为“1”。
存储器带宽：单位时间里存储器所存取的信息量。
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主存储器的基本操作
读操作：存储器→CPU
– CPU把信息字的地址送到AR, 经地址总线送往主存储器。
– CPU发读(Read)命令。
– CPU等待主存储器的Ready 回答信号,Ready为 1,表示信 息已读出经数据总线,送入DR。
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SDRAM
同步型动态存储器，它与CPU共享一个时
钟周期，以相同的速度同步工作，每一个时钟 脉冲的上升沿便开始传递数据。
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只读存储器与闪速存储器
信息只能读出不能随意写入的存储器，称为只读存 储器，记为只读存储器ROM。
它的特点是通过一定方式将信息写人之后，信 息就固定在ROM中，供电电源切断之后，信息也不 会丢失。
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2.可编程ROM PROM： 特点:用户可自行改变产品中 某些存储元，用户可编程一次 熔丝型PROM
多发射极管 基极连选择线
编程写入时，熔丝烧断 输出为“1”，不断为“0”。 优 点:可以根据用户需要编程 缺 点:只能一次性改写
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3.EPROM--可擦除可编程只读存储器（Erasible Programmable ROM) 可以用紫外光照射或电擦除原来的数据，然后再重新写入新的数据。 优点：可以多次改写ROM中的内容。 基本存储元：
2）采用异步刷新方式，单元刷新时间间隔2ms，则 刷新信号周期是多少？
3）若采用集中式刷新，存储器、刷新一遍最少需要 多少个读/写周期？ 死时间率为多少？
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存储器容量扩充
1、字长位数扩展 芯片并联
2、字存储容量扩展 芯片串联
3、字的位数和容量同时扩展
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存储器与CPU的连接
高速缓冲存储器简称 cache
主存储器简称主存 外存储器
CPU
主存
高速缓存
辅存
存储系统的层次结构
图4.1 存储器系统的层次结构
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主存储器的技术指标
存储容量 存取时间：又称存储器访问时间，是指从启动一次存储器操 作到完成该操作所经历的时间。 存储周期：指连续启动两次独立的存储器操作所需间隔的最 小时间。通常存储周期略大于存取时间
A.0000H B.0600H C.0700H D.0800H
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高级DRAM结构
FPM-DRAM：快速页模式动态存储器， 根据程序局部性原理实现的。在快页模 式下，当预测到所需的下一条数据所存 放的位置与当前位置相邻时，就会触发 数据所在行的下一列。
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CDRAM
只读存储器主要用来存放一些不需要修改的程序， 如微程序、子程序、某些系统软件和用户软件。
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特点: 由厂家制成，用户不能
修改。可靠性高。 存储元：二极管 双极型晶体管 MOS管
工作原理： 掩摸式只读存储器：数据在芯片制造过程中就确定 优 点:可靠性和集成度高，价格便宜 缺 点:不能重写
Ready 主存储器
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SRAM存储器
半导体读/写存储器有静态存储器SRAM和动态存储器DRAM两种。 >>静态存储器利用双稳态触发器来保存信息，只要不断电，信 息就不会丢失。 >>动态存储器利用MOS电容存储电荷来保存信息，使用时需不 断给电容充电才能使信息保持。
静态存储器的集成度低，功耗较大；动态存储器的集成 度高，功耗小，主要用于大容量存储器(主存)。
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基本的静态存储元阵列
存储元： 地址线： 数据线： 控制线： 1和0的读写过程
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T1、T2为工作 管，T3、T4为 负载管，T5、 T6、T7、T8为 控制管。
两个稳态：T1 截止T2导通为1 态；相反T1导 通T2截止为0态。
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基本的SRAM逻辑结构
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注意：
动态存储器是逐行进行刷新，刷新周期与动态存储器的的扩 展无关，只与单个存储器芯片的内部结构有关。例如：对 128X128矩阵结构的动态存储器芯片，只需128个刷新周期 数。
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例题、用1KX4位的DRAM（内部结构为64X16）扩 为16KX16的存储器，问：
1）总功需要多少片DRAM？
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DRAM存储器
DRAM存储位元的记忆原理 DRAM芯片的逻辑结构 ： 增加了行地址锁存器和列地址锁存器 增加了刷新计数器和相应的控制电路 读/写周期
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DRAM刷新
集中式刷新 分散式刷新 异步式刷新
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集中式刷新
6000H-67FFH为系统程序区；6800H-6BFFH为用 户程序区。合理选用上述芯片，画出CPU与存储 器的连接图
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已知条件如上题，若要求为：
最小8K地址为系统程序区，与其相邻的 16K地址为用户程序区，最大4K地址为 系统工作区。选择合理的芯片完成CPU 与扩展后存储器的连接
MREQ
D7 D0 CS EPROM
A0 A12
D7 D0 SRAM A0 A12
Y0 Y1 Y2 AB C
D7 D0 SRAM A0 A12
D7 D0 SRAM A0 A12
D7 D0 SRAM A0 A10
Y3 Y4 Y5 74LS138
Y6 Y7
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练习：
1、设CPU有16根地址线、8根数据线，MREQ作 访存控制信号，用WR作读写控制信号（高为读， 低为写），现有如下芯片：1KX4位RAM， 4KX8 位RAM， 8KX8位RAM， 2KX8位ROM，8KX8位 ROM。要求：
带高速缓冲存储器的动态存储器。它是 在DRAM上集成了一个SRAM实现的小 容量的高速缓冲器。从而使DRAM芯片 的性能得到显著改进。