CIC插值滤波器的FPGA设计与实现
基于FPGA的CIC滤波器的设计与实现
设输 入序列 为 （ ｍ） ， 输 出序 列为 Ｙ （ ｍ） ， 若输 入
采样 率为＿ 厂 ＝１ ／ Ｔ ， 输 出采 样率为＿ 厂 ＝ ， ／ 。内插后 的序
列为
以单级 Ｃ Ｉ Ｃ抽 取 滤 波器 为例 ， 积分 部 分 的积 分
程 为
Ｉ Ｒ滤波器 ， 并且反 馈系数为 １ ， 状态 方 ｙ （ ｍ ） ： ｆ （ 予 ） ， ， ＝ ０ ， ± ， ， ± ２ ， ， … （ ） 器是单 级点 的 Ｉ
符合设计 的要 求 。故 在 系统 中根据 需要 而设 计信 号 的速率非常重 要 ， 而通 过 内插 和抽取 就可 以改变数 字 信号 的速率 ， 故研 究 内插 和抽 取 对 于 软 件 无 线 电 的
设计 非常 有 必 要 。运 用 内插 和抽 取 的 就是 多 速 率 滤波 器 … ， 这 种 常 用 的多 速 率 滤 波 器 有 Ｃ Ｉ Ｃ 滤 波 器、 Ｈ Ｂ滤 波 器 、 Ｆ Ｉ Ｒ滤 波器 。本 文设 计 的是 Ｃ Ｉ Ｃ滤
■
（ Ｇ ｕ ｉ ｌ ｉ ｎ Ｕ ｎ ｉ ｖ ｅ ｒ ｓ ｉ ｔ ｙ ｏ ｆ Ｅ ｌ ｅ ｃ ｔ ｒ ｏ ｎ ｉ ｃ Ｔ ｅ ｃ ｈ ｎ ｏ ｌ ｏ ｇ ｙ ， Ｇ ｕ ｉ ｌ ｉ ｎ Ｇ ｕ ａ ｎ ｇ ｘ ｉ ５ ４ １ ０ ０ ４， Ｃ ｈ ｉ ｎ ａ ）
【 Ａ ｂ ｓ ｔ ｒ ａ ｃ ｔ 】 Ｔ ｈ ｅ ｄ ｅ ｓ ｉ ｇ ｎ ａ ｎ ｄ ｉ ｍ ｐ ｌ ｅ ｍ ｅ ｎ ｔ ａｒ ａ ｔ ｏ ｒ ｃ ｏ ｍ ｂ（ Ｃ Ｉ Ｃ ） ｉ ｆ ｌ ｔ ｅ ｒ ａ ｒ ｅ ｄ ｅ ｓ ｃ ｒ ｉ ｂ ｅ ｄ ． Ｔ ｈ ｅ ｖ ｅ ｉ ｆ ｌ ｏ ｇ ｌ ａ ｎ ｇ ｕ ａ ｇ ｅ
２ 内插 理论
CIC抽取滤波器的MATLAB设计及FPGA实现
CIC抽取滤波器的MATLAB设计及FPGA实现杨翠娥【摘要】CIC抽取滤波器是无线通信中的常用模块,一般用于数字下变频(DDC)系统中.它可以在降低采样速率的同时,完成低通滤波的作用.本论文介绍了CIC抽取滤波器的工作原理,并给出了CIC滤波器的MATLAB程序及仿真结果.最后,利用FPGA高速、高稳定性的特点,在QUAR-TUS设计环境下进行了CIC滤波器的HDL模块设计.【期刊名称】《山西电子技术》【年(卷),期】2017(000)001【总页数】3页(P46-48)【关键词】CIC;抽取;MATLAB;FPGA【作者】杨翠娥【作者单位】太原工业学院,山西太原030008【正文语种】中文【中图分类】TN911.4随着数字通信技术的发展，信号传输的速度越来越快。
这就对数字信号处理提出了更高的要求。
多速率信号处理技术可以在一个数字信号处理系统中采用多个不同的采样率，同时可以实现不同采样率之间的相互转换。
这种技术在降低高速数字系统的复杂度，减少存储量及提高灵活性等方面具有较好的性能。
数字信号的速率可以通过内插和抽取来改变，其中，内插用于上变频系统中，抽取用于下变频系统中。
无论抽取还是内插，都需要设计一个满足抽取或内插(抗混叠)要求的数字滤波器。
该滤波器性能的好坏将影响取样速率变换的效果以及实时处理的能力。
为此，积分级联梳状(CIC)滤波器得到了广泛的应用。
本文将以单级CIC抽取滤波器的设计为例进行CIC抽取滤波器的MATLAB分析设计及FPGA的实现。
积分级联梳状(CIC)抽取滤波器即实现对输入信号采样率的抽取和低通滤波，以完成信号的降速处理。
在数字下变频系统中得到了广泛应用。
CIC抽取滤波器包括积分和梳状两个基本组成部分。
如图1所示。
以单级CIC抽取系统为例，取级数N=1。
积分器实际上是单极点的FIR滤波器，反馈系数为1时的状态方程如下：根据z变换，积分器的传输函数可以表示为：梳状器也是一个对称FIR滤波器，其状态方程可以表示为：式中，D为设计参数，称为微分延迟，其传输函数为：则单级CIC滤波器的传递函数为：其传递函数的幅频特性为：如图2所示为单级CIC滤波器的幅频特性。
基才FPGA的DDC中CIC滤波器的设计
单 级 ＣＩＣ 滤 波 器 的 频 率 响 应 为 ：
Ｈ （ｅ ）＝ＤＭ ·Ｓｎ（
）·ｓ旷ｔ（ ）
（２）
式 中 ，Ｓａ（ｘ）＝ｓｌ 为 抽 样 函 数 ，且 Ｓａ（０）＝１，所 以 ＣＩＣ
滤波 器 在 ｔｏ＝０处 的 幅 值 为 Ｄ，即 Ｈ（ｅ。）＝Ｄ 。
０－２￣／Ｄ的 区 间为 ＣＩＣ滤 波器 的主瓣 ，而 其 他 区 １９成为 旁
ＸＩＡＯ Ｒｕｉ—ｃｈｕａｎ，ＬＩＵ Ｙａｎ—ｐｉｎｇ，ＰＥＮＧ Ｃｈｅｎｇ—ｇｏｎｇ
（Ｓｃｈｏｏｌ ｏｆＩｎｆｏｒｍａｔｉｏｎ Ｅｎｇｉｎｅｅｒｉｎｇ，Ｈｅｂｅｉ Ｕｎｉｖｅｒｓｉｔｙ ｏ ｆ Ｔｅｃｈｎｏｌｏｇｙ，Ｔｉａｎｊｉｎ ３００４０１，Ｃｈｉｎａ）
Ａ ｂｓｔｒａｃｔ：Ｔｈｉｓ ａｒｔｉｃｌｅ ｄｅｓｃｒｉｂｅｓ ｔｈｅ ｄｅｓｉｇｎ ｏｆ ＣＩＣ ｆ ｉｌｔｅｒ ｂａｓｅｄ ｏｎ ｔｈｅ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｉｎｇ ｔｈｅｏｒｙ．Ｔｈｉｓ ａｒｔｉｃｌｅ ｆ ｉｒｓｔ ａｎａ ｌ ｙｓｅｓ ｔｈｅ ｔｈｅｏｒ ｙ ａｎｄ ｔｈｅ ｐａｒａｍｅｔｅｒｓ ｏｆ ｔｈｅ ｆｉｌｔｅｒ．Ｔｈｅｎ ｄｅｓｉｇｎ ｔｈｅ ＣＩＣ ｆ ｉｌｔｅｒ ｍｅｅｔ ｔｈｅ ｓｙｓｔｅｍ ｒｅｑｕｉｒｅｍｅｎｔｓ ｗｉｔｈ Ｍ ａｔｌａｂ．Ｉｎ ｔｈｅ ｅｎｄ，ｗｅ ｃａｒｒｉｅｓ ｏｕｔ ｔｈｅ ｄｅｓｉｇｎ ｏｆ ｔｈｅ ＣＩＣ ｆｉｌｔｅｒ ｗｉｔｈ ＦＰＧＡ ． Ｋｅｙ ｗｏｒｄｓ：ＤＤＣ；ＣＩＣ ｆｉｌｔｅｒ；ＩＳＯＰ ｆｉｌｔｅｒ；ＦＰＧＡ
（４）
单 极 ＣＩＣ滤 波 器 的旁 瓣 电 平 是 比较 大 的 ，只 比 主 瓣 低
１３．４６ ｄＢ，只 也 就 是 意 味 着 阻 带 衰 减 很 差 ，一 般 难 以 满 足 实 用
改进型CIC抽取滤波器设计与FPGA实现
改进型CIC抽取滤波器设计与FPGA实现张杰;戴宇杰;张小兴;吕英杰【摘要】为了改善级联积分梳状(CIC)滤波器通带不平和阻带衰减不足的缺点,给出一种改进型CIC滤波器.该滤波器在采用COSINE滤波器提高阻带特性的基础上,级联了一个SINE滤波器,补偿了其通带衰减.硬件实现时,采用新的多相分解方法结合非递归结构,不仅大大减少了存储单元数量,还使电路结构更加规则.经仿真和FPGA 验证,改进型CIC滤波嚣使用较少硬件,实现了阻带衰减100.3 dB,通带衰减仅为0.000 1 dB.【期刊名称】《现代电子技术》【年(卷),期】2009(032)010【总页数】3页(P22-24)【关键词】CIC抽取滤波器;COSINE滤波器;SINE滤波器;设计优化;FPGA【作者】张杰;戴宇杰;张小兴;吕英杰【作者单位】南开大学,南开大学微电子所,天津,300071;南开大学,南开大学微电子所,天津,300071;南开大学,南开大学微电子所,天津,300071;南开大学,南开大学微电子所,天津,300071【正文语种】中文【中图分类】TP368.1抽取滤波器是Σ-Δ模/数转换器中的重要组成部分，积分梳状滤波器经常作为第一级滤波器,用以实现抽取和低通滤波[1]。
其优点是实现时不需要乘法器电路，且系数为整数，不需要电路来存储系数，同时通过置换抽取可以使部分电路工作在较低频率，与相同滤波性能的其他FIR滤波器相比，节约了硬件开销[2]。
经过仿真，抽取率为32的一阶积分梳状滤波器第一旁瓣相对于主瓣的衰减最大约为15 dB，这样的阻带衰减根本达不到实用滤波器的设计要求。
为了改变滤波性能，一般采用级联积分梳状滤波器(CIC)[3]。
但经过CIC降频滤波系统降频后会产生信号混叠现象，并且主瓣曲线不平，需要用新的算法或新结构来修正改善这些特性。
1 CIC抽取滤波器原理经典的抽取滤波器为Hogenauer [3]CIC滤波器，其传输函数表达式为：(1)式中：参数M为降频因子，决定了CIC的通带大小；K为滤波器的阶数，对阻带衰减起到加深作用。
Xilinx器件CIC滤波器设计实现
DS613 March 24, 2008
1
Product Specification
CIC Compiler v1.1
Frequency Response Characteristics
The frequency response of a CIC filter is obtained by evaluating Equation 1 at:
implementations • Optional mapping to DSP48/E/A primitives • Synchronous clear input • Clock enable input
General Description
The Xilinx LogicCORETM IP CIC Compiler core v1.1 provides the ability to design and implement Cascaded Integrator-Comb (CIC) filters for a variety of Xilinx FPGA devices. CIC filters, also known as Hogenauer filters, are multi-rate filters often used for implementing large sample rate changes in digital systems. They are typically employed in applications that have a large excess sample rate. That is, the system sample rate is much larger than the bandwidth occupied by the processed signal as in digital down converters (DDCs) and digital up converters (DUCs). Implementations of CIC filters have structures that use only adders, subtractors, and delay elements. These structures make CIC filters appealing for their hardware-efficient implementations of multi-rate filtering.
cic滤波器的fpga实现
cic滤波器的FPGA实现发布时间：2016-01-26 15:07:21技术类别：CPLD/FPGA一、关于多采样率数字滤波器很明显从字面意思上可以理解，多采样率嘛，就是有多个采样率呗。
前面所说的FIR，IIR滤波器都是只有一个采样频率，是固定不变的采样率，然而有些情况下需要不同采样频率下的信号，具体例子我也不解释了，我们大学课本上多速率数字信号处理这一章也都举了不少的例子。
按照传统的速率转换理论，我们要实现采样速率的转换，可以这样做，假如有一个有用的正弦波模拟信号，AD采样速率是f1，现在我需要用到的是采样频率是f2的信号，传统做法是将这个经过f1采样后的信号进行DA转换，再将转换后的模拟信号进行以f2采样频率的抽样，得到采样率为f2的数字信号，至此完成采样频率的转换但是这样的做法不仅麻烦，而且处理不好的话会使信号受到损伤，所以这种思想就被淘汰了，现在我们用到的采样率转换的方法就是抽取与内插的思想。
二、抽取先来总体来解释一下抽取的含义：前面不是说，一个有用的正弦波模拟信号经采样频率为f1的抽样信号抽样后得到了数字信号，很明显这个数字信号序列是在f1频率下得到的，现在，假如我隔几个点抽取一个信号，比如就是5吧，我隔5个点抽取一个信号，是不是就是相当于我采用了1/5倍f1的采样频率对模拟信号进行采样了？所以，抽取的过程就是降低抽样率的过程，但是我们知道，这是在时域的抽样，时域的抽样等于信号在频域波形的周期延拓，周期就是采样频率，所以，为了避免在频域发生频谱混叠，抽样定理也是我们要考虑的因素下面来具体来介绍如上图所示，假如上面就是某一有用信号经采样频率f1抽样得到的频谱，假设这时候的采样频率为8Khz ，可以通过数格子得到，从0到F1处有8个空格，每个空格代表1Khz，有些朋友可能会问，这不是在数字频域吗，单位不是π吗，哪来的hz？是的，这里是数字频域，采样频率F1处对应的是2π，这里只是为了好解释，我们用模拟频率来对应数字频率。
(完整版)CIC滤波器的原理与设计
CIC 的冲击响应{1,010,()n D h n ≤≤-=其他，D 为CIC 滤波器的阶数（即抽取因子），Z 变换后11()1Dz H z z ---=-，当积分梳状滤波器的阶数不等于抽取器的抽取倍数时，令N=DM(N 为滤波器的 阶数，D 为抽取倍数)则积分梳状滤波器的传递函数为：)1(11)(1DM z zz H ----=M 是梳状滤波器中的延时因子，故称M 为差分延时因子；其频率总响应为12()()()jw jw jwH e H e H e ==sin(/2)sin(/2)wDM w =1()()22wDM wDM Sa Sa -⋅⋅x x x Sa /)sin()(=为抽样函数，且1)0(=Sa ，所以CIC 滤波器在0=ω处的幅度值为N ，即：DM e H j =)(0； 一般数字滤波器的指标：()20lg()()20lg ()a pa p a s a s H j H j H j H j ααΩ=ΩΩ=Ω通带最大衰减阻带最小衰减即：CIC 幅频特性响应曲线图由其频率响应函数可以看出其主瓣电平最大为D ，旁瓣电平为21.51()sin(3/2)/sin(3/2)sin(3/2)j DMH e DM DM ωπωπππ=⋅==，旁瓣与主瓣的差值 （用dB 数表示）为： dB A DM s 46.1323lg 20lg201===πα 可计算出旁瓣与主瓣的差值约为13.46，意味着阻带衰减很差，单级级联时旁瓣电平很大，为降低旁瓣电平，增加阻带衰减采用级联的方式，N 级频率响应为：)2()2()()2/sin()2/sin()(ωωωωωQ Q Q Qj Q Sa DM Sa DM DM e H -⋅⋅=⎥⎦⎤⎢⎣⎡=， 可得到N 级CIC 的旁瓣抑制 dB Q Q A DM Q Qs )46.13(23lg 20)lg(201⨯=⋅==πα 分析一下发现在Q 级联时多出了Q DM 这个处理增益，因此分析一下尽量减少带内容差(通带衰减），即，在通带内，幅度应尽量平缓；下面就它的幅平响应曲线来分析：00()20lg ()()20lg()ps j a p jw a j a s jw a H e H eH e H e αα==1、设在红线w1处抽取的信号带宽很窄，为无混叠信号的带宽,能很好的对窄带信号进行滤波，去除掉高频信号噪声；且在绿线w2=2pi/DM-w1处衰减值足够大，则在其信号带宽内，红线到绿线，信号给CIC 滤波器带来的混叠就可以忽略，计算此时阻带衰减：)2/sin()2/sin(lg 20()(lg 2022012w DM w DM e H e H A jw j ==·引入带宽比例因子b=B/（fs/DM ）, B 为抽取信号的带宽，D 为抽取因子，M 为延时因子；fs 为输入端采样率，则w1=b*2pi/DM ；带入可化简得：b A lg 201-≈； （假设b=0.01;即fs=100MHz ，D=20，信号带宽为50khz,此时衰减为40dB);可见单级的CIC 滤波器的无混叠信号带宽内的阻带衰减能达到40dB;；并不怎么大，适用于较粗略的滤波，适合放在第一级抽取；如果采用级联的方式可以加大无混叠信号带宽；但是满足的通带不够窄；2、在红线w1处幅度不能下降太多，通带内幅值容差不能太大，否则会引起高频失真；设该带内容差为s δ，则,)()(lg 2010jw j s e H e H =δ将w1带入可简化得)sin(lg 20b bs ππδ≈，当N 级时，其带内容差也会增大；由上面分析可知，阻带衰减和带内容差，只与带宽比例因子b 有关，Df Bb s /=,分析可知，在信号带宽一定的前提下，应尽可能采用小的抽取因子，或增大输入采样率；故一般把它放在抽取系统的第一级，所以在配置CIC 时，信号带宽，采样率，抽取因子，综合考虑，下面是阻带衰减和通带衰减的一个表：表1：大抽取因子下的通带衰减由CIC频幅响应图可以发现，幅频特性的零点位于1/M处(M取值为整数)，这说明差分因子M决定了零点的位置；抽取因子D狭定了抽取后信号的采样频率，它同差分延时因子M一起还决定了主瓣和旁瓣的宽度；级数Q可以用来控制阻带衰减，Q越大阻带衰减越大，通带内的混叠就越小，但Q越大，通带内主瓣衰减也越大，所以Q不可太大，不宜超过5级。
FPGA的CIC滤波器的设计
FPGA的CIC滤波器的设计1.原理概述CIC滤波器由差分器、积分器和组合器三部分组成，可有效实现信号的重采样和滤波功能。
其基本原理是将输入信号通过差分器进行差分运算，然后经过积分器进行累积运算，最后通过组合器实现滤波和重采样。
CIC滤波器的特点是具有高的通带增益和截止频率，且不需要乘法器和存储器，适合在FPGA中实现。
2.设计步骤(1)确定CIC滤波器的设计参数，包括增益因子、积分阶数、截止频率等。
(2)根据设计参数计算滤波器的结构参数，包括输入和输出数据宽度、积分器的阶数和阶间差值等。
(3)根据计算结果，设计CIC滤波器的硬件结构，包括差分器、积分器和组合器的实现方法。
(4) 使用HDL语言（如Verilog或VHDL）编写FPGA的CIC滤波器的代码，同时进行功能仿真和波形仿真。
(5)在FPGA开发板上进行综合、布局布线和验证，实现CIC滤波器的硬件设计。
3.设计关键技术(1)差分器设计：差分器实现差分运算，可以简单采用异或门或加减器实现。
需要注意输入信号的幅度范围和差分器的输出范围。
(2)积分器设计：积分器实现累积运算，需要考虑积分阶数、数据宽度和溢出等问题。
可以采用寄存器与加法器的串行或并行结构实现。
(3)组合器设计：组合器实现滤波和重采样功能，需要根据设计参数确定组合器的截止频率和增益系数。
可以采用多级组合器结构实现。
(4)输入输出接口设计：FPGA的CIC滤波器需要与外部系统进行数据交换，因此需要设计合适的输入输出接口，包括数据接口、时钟接口和控制接口等。
4.实现优化技术(1)折叠积分器：为了减少资源占用和延迟，可以采用折叠积分器结构，将多级积分器合并为一个积分器实现。
(2)级联结构：为了增加滤波器的阶数和降低截止频率，可以采用级联结构，将多个CIC滤波器级联实现。
(3)变系数设计：为了实现可调节的滤波参数，可以设计可变系数的CIC滤波器，在运行时动态调整增益因子和积分阶数。
综上所述，FPGA的CIC滤波器设计是一项复杂的数字信号处理任务，需要深入理解CIC滤波器的原理和设计方法，结合FPGA的硬件实现技术进行设计和优化。
DVB-S中可变插值率CIC滤波器设计及其FPGA实现
ＤＶＢ－Ｓ中可变插值率ＣＩＣ滤波器设计及其ＦＰＧＡ实现作者：张文坡常亮史丽荣来源：《现代电子技术》2008年第11期摘要：在数字上变频中常用的CIC滤波器的基础上，提出了一种适用于DVB-S系统的可变插值率CIC滤波器的实现结构，首先实现一个内插因子为2的CIC滤波器单元，然后根据不同的内插因子要求，来重复地调用这些内插因子为2的基本滤波器模块，这种CIC滤波器的实现结构符合结构化的设计思想。
通过Verilog HDL语言在FPGA上对其进行了仿真、综合给出了相应的仿真结果，并成功应用于DVB-S系统中。
关键词：积分梳状滤波器；FPGA；插值；数字上变频；数字视频广播中图分类号：TN911.73 文献标识码：B文章编号：1004-373X(2008)11-103-Design of Variable Interpolated Filter CIC in DVB-S and Its FPGA RealizationZHANG We，，(1.Jiazai Telecommunication Equipment Co.Ltd.,Xi′an,710075,China；2.Satellite Application System Department of China Academy of SpaceTechnology,Beijing,100086,China；3.Xi′an Node Science Technology Co.Ltd.,Xi′an,710075,China)Abstract：In this paper,a new variable interpolated filter in DVB-S(Digital Vidoe Broadcast by Satellite) is introduced based on the common filter of cascaded integrator comb.Firstly a CIC filter module with interpolation factor 2 is designed,then we could reuse the basic module according to the interpolation factor.Based on the theory of CIC filter,the filter with FPGA is simulated and synthesized,the results is given,and realizes it in the system of DVB-S.Keywords：CIC;FPGA;interpolation;digital up converter;DVBCIC(Cascaded Integrator Comb)滤波器是现代数字上变频的核心技术，具有简单而高效的结构。
基于 FPGA 的数字滤波器设计与实现
基于 FPGA 的数字滤波器设计与实现引言：数字滤波器是现代信号处理的重要组成部分。
在实际应用中，为了满足不同信号处理的需求，数字滤波器的设计与实现显得尤为重要。
本文将围绕基于 FPGA的数字滤波器的设计与实现展开讨论，介绍其工作原理、设计方法以及优势。
同时，还将介绍一些实际应用场景和案例，以展示基于 FPGA 的数字滤波器在实际应用中的性能和效果。
一、数字滤波器的基本原理数字滤波器是一种将输入信号进行滤波处理，改变其频谱特性的系统。
可以对频率、幅度和相位进行处理，实现信号的滤波、去噪、增强等功能。
数字滤波器可以分为无限脉冲响应滤波器（IIR）和有限脉冲响应滤波器（FIR）两种类型。
IIR滤波器是通过递归方式实现的滤波器，其输出信号与过去的输入信号和输出信号相关。
FIR滤波器则是通过纯前馈结构实现的，其输出信号仅与过去的输入信号相关。
两种类型的滤波器在性能、复杂度和实现方式上存在一定差异，根据具体的应用需求选择适合的滤波器类型。
二、基于 FPGA 的数字滤波器的设计与实现FPGA（Field-Programmable Gate Array）是一种可编程逻辑器件，通过可编程逻辑单元（PLU）、可编程连线（Interconnect）和可编程I/O（Input/Output）实现。
其可编程性使得 FPGA 成为数字滤波器设计与实现的理想平台。
1. FPGA的优势FPGA具有以下几个优势，使得其成为数字滤波器设计与实现的首选平台：灵活性：FPGA可以根据设计需求进行自定义配置，可以通过修改硬件逻辑来满足不同应用场景的需求。
可重构性：FPGA可以重复使用，方便进行修改和优化，减少芯片设计过程中的成本和风险。
高性能：FPGA具有并行处理的能力，可以实现多通道、高速率的实时数据处理，满足对于实时性要求较高的应用场景。
低功耗：FPGA可以进行功耗优化，通过减少冗余逻辑和智能布局布线来降低功耗。
2. 数字滤波器的实现方法基于 FPGA 的数字滤波器的实现方法主要有两种：直接法和间接法。
Hogenauer CIC滤波器算法研究及FPGA设计实现
果 ４ （ ｌ ｏ ∞ ５ （ Ｏ １ 一 Ｏｏ ） 一 一 １１）
㈨
㈨
∞
＋
则 在 计 算 ６ ４ （ｌ ０ （Ｌ Ｏ （０ ０ 一 ２山 现 ＋ 一 Ｏ １ ）＋ Ｏ Ｏ ）一 １１ ）＝
从 上 述 计 算 过 程 ， 以 看 出 ： 的 运 算 都 是 基 丁 ２ 可 所有 进 Ⅲ 行 运 算 的 ， 果 最 终 的 结 果 在 有 效 范 围 内 ， 对 于 中间 过 程 所 如 则
黻 ｌ 号
为
为 了 快 速 准 确 地 设 计 Ｃ Ｃ滤 波 器 ， 常 首二 进 制 补 码 形 式 ， 上述 各 数 可 以 表示 为 ： ） 故
６ （ ｌ ｏ 一 Ｏ１）
仿 真 ， 后 利 用 Ｖｅｉ ｇＨＤ 然 ｒｏ Ｌ进 行 硬 件 描 述 。在算 法仿 真 中 ， ｌ Ｍａｌｂ中所 提 供 的 数 据 类 型 与 实 际 数 字 系 统 所 采 用 的 数 制 ｔ ａ
定 的 参 考 价值 。
关键 词 ： Ｃ； ｔａ Ｖｅ ｉ ｇ； 进 制 补码 ； 据 抽 取 ＣＩ Ｍａ ｌｂ； ｒｌ 二 ｏ 数
中图 分 类 号 ： Ｎ７ ７Ｔ １ ２ Ｔ １ ． ； Ｎ９ １７ ３
文献标识码 ： Ａ
高分解 速率滤波 器的一种非 常有 效的结构 就是 由
Ｈ ｇ ｎ ｕ ｒ引 入 的 “ 联 积 分 器 梳 状 ” ｃ ｓａ ｅ ｉｔｇ ａｏ ｏ ｅａ ｅ 级 ｆ ｃｄ ｎｅｒｔｒ ａ
。
，
如下 形 式 ：
一
２ １ 单 级 Ｃ Ｃ 滤 波 器 ． Ｉ
∑ ｘ“ ２
Ｘ 一
一
（ ） ｘ ｏ
（） １
ｃ 滤 器 两个 本的 节 Ｉ 波 是由 基 环 组成， 图１ 示， 别 ｃ 如 所 分
时变CIC滤波器的FPGA实现方法研究
的一个 ， 从而避免 了在较高频率下处理信号 ， 是实 现任意采 样 率转 换 比较有 效 的解 决方 法 。但 是， 当时变 ＣＣ滤波器 的参数值 （ Ｉ 比如 内插倍数 值） 选取的较大时 ， Ｆ Ｇ 在 Ｐ Ａ等硬件上 实现还是 比 较 困难 的 ， 因此 ， 文 研 究 降 低 硬 件 实 现 复 杂度 的 本
实现 。 时变 ＣＣ滤波 器 ， 过 对传 统 的先 内插 后 换是 软件 无 线 电 中的一 项关 键技 术 ，
取 的多级 ＣＣ结构 的 中间 状态 进 行 等效 变换 ， Ｉ 工作
的最高 频率 等 于输 入 或 输 出信 号 采 样 频 率 中较 大
ｆｒ ｐ ｃ ｃ ｔ ｎｏ ｌ ｒ ｉ ｄ ｃ ｓ ｄ ｉ ｌ ，ｓ ｕａｉ ａｒ ｄｏ ｔ ｙｕ ｉ ｕ ｒ ｓ Ｉ ｈ ｐ ｌ ｏ ｅｉ ａ ｏ ｆ ｔ ｓ ｓ ｉ ｕｓ ．Ｆｎ ｌ ｉ ｌｔ ｎｉ ｃｒｅ ｕ ｂ ｓ ｇＱ ａｔ ．Ｔ ｅａｐｉ ｓ ｆ ｉ ｉ ｉ ｆ ｅ ｓ ｅ ａｙ ｍ ｏ ｓ ｉ ｎ ｕＩ —
许建华 ， 关娟 ， 刘 张 超
（ 中国电子科技集团公司第４ 研 究所 电子测试技术国家科技重点实验室， １ 山东青岛 ２６５ ） ６５５
摘 要： 首先介 绍 了时 变 ＣＣ滤波 器的原理 ， Ｉ 然后给 出 了降低 硬件 实现复 杂性 的 等效 变换 方 法 ， 同
时分析 了该采样率转换器的转换精度及参数选取对滤波器性能的影响。最后 ， 通过 Ｑ ａ ｕ 软件仿 ｕｒ ｓ ｔ
杂而且 较难 实现 的技 术 ， 其往 往 要 求很 高 的运 算 速 度 和很 强 的实时处 理 能力 ， 目前 的硬件 水 平 很难 以
收稿 日期 ：０ ７１ — ２ ０ —２２ ４ 修 订 日期 ：０ ８０ —５ ２ ０ － ２ ３
基于fpga的滤波器设计与实现
基于fpga的滤波器设计与实现基于FPGA的滤波器设计与实现一、引言滤波器是信号处理中常用的一种工具，它可以通过剔除或增强信号中的特定频率分量来改变信号的特性。
而基于FPGA的滤波器是一种利用可编程逻辑器件FPGA来实现滤波功能的方法。
本文将介绍基于FPGA的滤波器的设计与实现过程。
二、滤波器的基本原理滤波器主要通过改变信号的频谱特征来实现滤波效果。
它可以分为两类：低通滤波器和高通滤波器。
低通滤波器通过剔除高频分量，保留低频分量；高通滤波器则相反，剔除低频分量，保留高频分量。
滤波器的设计需要根据具体的需求选择合适的滤波器类型和参数。
三、基于FPGA的滤波器设计与实现基于FPGA的滤波器设计与实现可以分为以下几个步骤：1. 确定滤波器类型和参数：根据实际需求，选择合适的滤波器类型和参数。
例如，如果需要设计一个低通滤波器，需要确定截止频率和滤波器阶数等参数。
2. 数字滤波器设计：将滤波器的模拟设计转化为数字滤波器的设计。
常见的数字滤波器设计方法有FIR滤波器设计和IIR滤波器设计。
FIR滤波器是一种无反馈的滤波器，具有线性相位特性；IIR滤波器则具有反馈结构，可以实现更高阶的滤波器。
3. 将数字滤波器转化为FPGA可实现的结构：将数字滤波器转化为FPGA可实现的结构，可以采用直接形式实现、级联形式实现或者管线化实现等方法。
其中，直接形式实现是最简单直观的方法，但其硬件资源占用较多；级联形式实现可以减少硬件资源的占用，但增加了延迟；管线化实现则可以兼顾硬件资源和延迟。
4. 使用HDL语言进行FPGA设计：使用HDL语言，如VHDL或Verilog，进行FPGA设计。
根据设计的结构和功能，编写相应的HDL代码。
在编写代码时，需要注意代码的可重用性和可维护性，以便后续的设计和调试。
5. 硬件验证和性能优化：完成HDL代码后，进行FPGA的硬件验证和性能优化。
通过仿真和验证，确保设计的正确性和稳定性。
同时，可以根据实际需求对硬件进行优化，如减小资源占用、降低功耗等。
基于FPGA的CIC抽取滤波器设计与实现
（ ） ４
Ｃ Ｉ Ｃ 抽取滤波器的幅频特性如图 ２ 所示 。 ／ 其中 ［ 为其 主 瓣， 其 它 的 区 间 为 旁 瓣。由 图 ０． ２ ＤＭ ］ π 可见 ， 随着频率的增 大 ， 旁 瓣 电 平 不 断 减 小， 但旁瓣电平相 对主瓣电平较大 ， 阻带衰减较差 。 为降低 旁 瓣 电 平 ， 可以采 用多级 Ｃ Ｉ Ｃ 滤波器级联的办法来实现 。
总第 ２ ６ ７期 ２ ０ １ ２ 年第 １ 期
计算机与数字工程 Ｃ ｏ ｍ ｕ ｔ ｅ ｒ ＆Ｄ ｉ ｉ ｔ ａ ｌ Ｅ ｎ ｉ ｎ ｅ ｅ ｒ ｉ ｎ ｐ ｇ ｇ ｇ
Ｖ ｏ ｌ ． ４ ０Ｎ ｏ ． １ １ ３ ７
基于 Ｆ Ｐ Ｇ Ａ的Ｃ Ｉ Ｃ 抽取滤波器设计与实现
雷能芳
（ ） 渭南师范学院物理与电气工程学院 渭南 ７ １ ４ ０ ０ ０
［ ２］ ／ 可以由 Ｆ Ｐ ＧＡ Ｃ Ｐ Ｌ Ｄ 开发工具 Ｑ ｕ ａ ｒ ｔ ｕ ｓ Ⅱ来完成 。采用 比直接采用 该方法进行数字信 号 处 理 系 统 的 Ｆ Ｐ ＧＡ 设 计 ，
图 ５ 测试电路
在Ｑ 对测试电路进行编译 ， 下载到 ｃ ｕ ａ ｒ ｔ ｕ ｓ Ⅱ 环境中 ， － ｙ 就可以对硬件进行测 ｃ ｌ ｏ ｎ ｅ系列 Ｅ Ｐ １ Ｃ １ ２ Ｑ ２ ４ ０ Ｃ ８ 器 件 后， ／ 经Ｄ 试 。 调制器 的 输 出 信 号 为 数 字 信 号 ， Ａ 转换后可以通 过示波器进行测试 ， 也可以直接采用 Ｑ ｕ ａ ｒ ｔ ｕ ｓ Ⅱ 软件中的 嵌
图 ３ ３ 级 Ｃ Ｉ Ｃ 抽取滤波器模型图
滤波器常结合半带滤波器来完成采样速 率 的 抽 取 功 能 。 滤 波时只做加法运算 ， 大大简化了计算量 ， 从而降低后续电路 的处理速度 。 本文的创新之 处 在 于 ： 应用现代 Ｄ Ｓ Ｐ技术设计 Ｃ Ｉ Ｃ抽 取滤波 器 ， 图 形 化 界 面 使 设 计 简 单 易 行， 避免了繁琐的 设计者甚至 不 需 要 了 解 Ｆ ＶＨＤ Ｌ 语言编程 ； Ｐ ＧＡ 和 硬 件 描 述语言 ， 真正实现了电子系统设计的黑盒 子 化 、 积木化和简
CIC
CIC设计说明
1.1 MATLAB设计说明
这个CIC滤波器的频率特性，如果上图，上图和梳子比较相似。
所以称为梳状滤波器。
这个是CIC抽取滤波器，如图可以看到，每2个点抽取一个点，达到抽取效果。
这个是CIC内插滤波器，如图可以看到，每2个点插入一个点，达到抽取效果。
1.2 FPGA设计说明
一般在实际应用中，我们多半设计抽取滤波器用的更多，一般抽取滤波器如下所示：
在这里，我们将其中一些参数具体化，设计一个具体参数的CIC滤波器。
我们将这个系统模块话，然后在实际应用的时候，我们只要改变其中的参数就可以了。
系统分为如下三个模块。
模块一的设计：
delay_one(
i_clk,//输入时钟
i_rst,//输入复位信号
i_data,//输入信号
o_data//输出信号
);
模块二的设计：
down(
i_clk,//输入时钟
i_rst,//输入复位信号
i_M, //抽取值
i_data,//输入信号
o_data//输出信号
);
模块三的设计：
delay_M(
i_clk,//输入时钟
i_rst,//输入复位信号
i_data,//输入信号
o_data//输出信号
);
那么其在顶层，我们只要调用这些模块就行了。
其中CIC积分器输出结果如下所示：
系统滤波输出结果如下所示：
可以看到，滤波后的效果。
当改变CIC级数的时候，就能得到不同效果的CIC滤波器。
多级抽取CIC滤波器的VerilogHDL设计
CIC滤波器
? CIC滤波器：
CIC(Cascaded Integral Comb) 抽取滤波器，最初由 Hogenauer提出，因为它结构简单，而且实现时无需乘法器和 系数的存储，是一种简单有效的抽样率转换方法。
? CIC抽取滤波器：
- 原理
CIC抽取滤波器通常是由一个积分梳状滤波器和一个抽取滤 波器级联组合而成，其中，级联的积分梳状滤波器又分为积 分部分和梳状部分。
Y_OUT
13
时序仿真结果图
CLK_GE的时序仿真结果图
RST_GE的时序仿真结果图
14
输入时钟信号
FPGA模块图
clk生成器
输入初始化信号
Reset生成器
输入数据
输出数据
3级CIC抽取滤波器的模块图
15
FPGA设计环境
电脑
下载
FPGA
输出信号
逻辑分析仪
FPGA设计流程图
实际FPGA测试环境
16
N
? ???
CIC抽取滤波器示意图
6
单级/多级CIC滤波器的原理
? 单级CIC抽取滤波器的原理 ? 多级CIC抽取滤波器的原理
单级CIC抽取滤波器示意图
多级CIC抽取滤波器示意图
7
单级CIC抽取滤波器的 Verilog HDL 设计
module cic_single(clk,clk1,reset,x_in,y_out); input clk,clk1,reset;
证明本设计方案的正确性、可行性。
- 处理器: EXCALIBUR ARM - FPGA集成块组件: EPXA4F672C3 - 逻辑单元: 180/16,640 - I/O端口: 21/463
基于FPGA的CIC滤波器设计
摘要在数字下变频（DDC）中，CIC（级联积分梳状）滤波器骑着重要的作用。
它主要用于采样速率的抽取,同时具有低通滤波的作用。
CIC滤波器的主要特点是, 仅利用加法器、减法器和寄存器(无需乘法器) ,因此占用资源少、实现简单且速度高。
本文在分析CIC 滤波器原理的基础上, 用Altera公司的系统级（或算法级）设计工具DSP builder 对CIC滤波器进行了建模、Simulink仿真，并通过Modelsim软件进行RTL级仿真，对CIC滤波器的功能进行了验证。
关键词：CIC滤波器；FPGA；DSP builder ；Modelsim目录引言 (2)1 CIC 抽取器和内插器介绍 (3)2 CIC滤波器理论 (3)2.1 单级CIC滤波器 (3)2.2 多级CIC滤波器 (4)3 Simulink简介 (5)3.1 什么是Simulink (5)3.2 功能 (5)4 DSP builder简介 (6)5 Simulink仿真验证 (8)5.1系统框图 (8)5.2 参数配置 (8)5.3 各模块设置 (9)5.4 仿真结果： (10)6 Dsp builder 模型设计 (11)6.1 系统框图 (11)6.2 DSP builder仿真结果 (15)7 ModelSim仿真(Modelsim 版本为6.3j) (17)7.1 操作步骤 (17)7.2 总结 (20)谢辞 (20)参考文献 (21)引言高分解速率滤波器的一种非常有效的结构就是由Hogenauer引入的“级联积分器梳状”(cascade integrator comb,CIC)滤波器。
CIC滤波器被证明是在告诉抽取或插值系统中非常有效的单元，一种应用就是无线通信，其中以射频或者中频为采样速率的信号需要降低到基带为主。
另一个领域就是数据转换。
为了快速准确地设计CIC滤波器，通常首先是进行算法仿真，然后利用Verilog HDL进行硬件描述。
基于fpga的滤波器设计与实现
基于fpga的滤波器设计与实现基于FPGA的滤波器设计与实现一、引言滤波器是信号处理中常用的工具，用于去除信号中的噪声或不需要的频率成分。
在数字信号处理中，滤波器可以通过软件算法实现，但随着现代电子技术的发展，使用基于FPGA的滤波器可以实现更高效、实时的信号处理。
本文将介绍基于FPGA的滤波器设计与实现的方法和步骤。
二、FPGA的基本原理FPGA（Field Programmable Gate Array）是一种可编程逻辑器件，由大量的逻辑门、存储单元和可编程连接组成。
FPGA的特点是可重构性强，可以根据需要编程实现各种逻辑功能。
在数字信号处理中，可以将滤波器的算法实现在FPGA中，利用其并行处理的能力来提高处理速度和效率。
三、滤波器的基本原理滤波器可以根据其频率响应的特点分为低通滤波器、高通滤波器、带通滤波器和带阻滤波器等。
滤波器的设计目标是在保留需要的信号成分的同时，去除不需要的噪声或频率成分。
常用的滤波器设计方法有FIR滤波器和IIR滤波器。
四、基于FPGA的滤波器设计步骤1. 确定滤波器的类型和设计要求：根据信号处理的需求，确定滤波器的类型（低通、高通等）和性能指标（截止频率、通带衰减等）。
2. 确定滤波器的结构：选择合适的滤波器结构，如直接形式、级联形式等。
3. 设计滤波器的传递函数：根据滤波器的类型和设计要求，设计出满足要求的传递函数。
4. 将传递函数转化为差分方程：根据所选滤波器结构，将传递函数转化为差分方程。
5. 实现差分方程的计算：将差分方程转化为FPGA可以计算的形式，使用硬件描述语言（如Verilog、VHDL）编写计算模块。
6. 将计算模块综合到FPGA中：使用相应的工具将计算模块综合到FPGA中，生成比特流文件。
7. 下载比特流文件到FPGA：将生成的比特流文件下载到FPGA中，使其开始工作。
8. 测试和优化：对设计的滤波器进行测试，并根据测试结果进行优化，以满足设计要求。
FPGA的CIC滤波器的设计
FPGA的CIC滤波器的设计CIC滤波器的设计主要涉及滤波器的参数确定、级联结构的设计、数据格式的选择和实现细节。
首先，CIC滤波器的参数包括滤波器阶数、滤波器响应和抽取/插值比例。
滤波器阶数决定了滤波器的截止频率和滤波器的响应速度。
滤波器响应可以是低通、高通或带通响应，根据实际需求选择。
抽取/插值比例决定了滤波器的抽取/插值功能，可以根据需要选择。
其次，CIC滤波器采用级联结构，每个级联包括一个积分器和一个信号延迟器。
级联结构的数量决定了滤波器的阶数，阶数越高滤波器的性能越好。
级联结构还可以根据需求进行扩展或压缩。
然后，对于FPGA的CIC滤波器设计，数据格式的选择非常重要。
常见的数据格式有定点（Fixed-Point）和浮点（Floating-Point）两种。
定点数据格式可以节省硬件资源，但需要进行定点数的运算和溢出处理。
浮点数据格式计算精度高，但需要更多的硬件资源。
根据实际需求选择合适的数据格式。
最后，实现细节包括CIC滤波器的硬件资源分配、时钟分配和时序约束等。
硬件资源分配需要根据滤波器的参数确定所需要的积分器、延迟器和加法器等硬件资源。
时钟分配需要合理分配时钟信号，以满足滤波器的运算速度和性能需求。
时序约束能够帮助设计人员解决时序问题，确保滤波器的正确性和稳定性。
总的来说，FPGA的CIC滤波器设计涉及滤波器参数选择、级联结构设计、数据格式选择和实现细节。
通过合理的设计和优化，可以实现快速、高效的滤波功能，满足各种信号处理需求。
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CIC插值滤波器的FPGA设计与实现
摘要：基于多速率信号处理原理，设计了用于下变频的CIC插值滤波器，由于CIC 滤波器结构只用到加法器和延迟器，没有乘法器，很适合用FPGA来实现，所以本文分析了CIC滤波器的原理，性能及影响参数，借助MATLAB设计符合系统要求CIC 滤波器，并利用Modelsim软件建模仿真，验证CIC滤波器性能是否达到要求。
（一）CIC滤波器基本原理
A．CIC滤波器的基本单元
CIC滤波器主要由积分滤波Integrator和梳状滤波Comb两个基本单元部分构成。
典型的CIC滤波器的结构，它由两个基本单元I(积分滤波器)和C（梳状滤波器）级联构成。
本设计主要针对插值滤波器，所以插值滤波器的结构示意图如图1-1所示：
图 1-1 3级级联的CIC插值滤波器结构示意图
积分器和梳状滤波器之间是一个采样率转换器，对于CIC插值器而言，它完成在每一个样值后补上R-1个0值的工作，，对于CIC抽取器来说，它完成在实际的抽取工作，每R个样值中取样一个。
R（插值倍数）,M（延迟因子，一般取1或者2）以及N（级联级数）是影响CIC 滤波器的三个参数，它们的值需根据通带性能的需求而设定。
（二）CIC插值滤波器的设计流程
根据CIC滤波器的原理，本设计的流程如图2-1所示：
图2-1 CIC 插值滤波器的设计流程图
（三）模型的建立和测试
A ．位宽策略
对于数字滤波器，一个不得不考虑的问题是为防止溢出每一级所需的位宽。
对于抽取器来说，CIC 滤波器的输出增益为
(*)N
G R M = （3-1）
所以，在全精度的情况下，最后一级输出的位宽为
2log (*)out in B B N R M =+ （3-2）
其中in B 表示输入数据的宽度，为了保证精度，每一个积分器和梳状滤波器的输入输出位宽都为out B 。
对于插值器而言，输出增益为
212,1,2,....2(*)/,1, 2......2i i N i N i N G R M R i N N N --⎛⎫
== ⎪ ⎪
=++⎝⎭ （3-3）
因此，第i 级为避免溢出所需要的位宽为
2log ()i in i W B G =+ （3-4）
最后一级输出位宽为
22log (*)log out in B B N R M R =+- （3-5）
在实际当中，当差分延时M=1时，为保证稳定，所有积分器的位宽在理论值的基础上加一。
max B 不仅是滤波器输出的最大可能的位数，也是每一级滤波器的最大可能位
数。
但有时候，输出位宽需要根据实际需要引入四舍五入或截取的方法来减少位数。
简单的做法是直接在输出端做四舍五入或者截取，更复杂点的方式是在每一级都做四舍五入或者进行截取。
这自然需要研究一下因四舍五入或截取所引起的滤波器输出端误差，具体的方法就是通过单独研究每一级误差源（指每一级滤波器截取或四舍五入引起的误差）的均值和方差，利用统计特性研究滤波器输出端总的均值和方差。
表 3.1不同参数全精度下的输出位宽
根据实际时的滤波器结构，可以认为误差源有2N+1个：2N个滤波器级因四舍五入或截取所产生的误差源和一个输出寄存器因四舍五入或截取所产生的误差源。
对于CIC滤波器的三个基本单元，都不涉及乘法器，而采样率变换器不使用任何运算单元。
（四）CIC滤波器的matlab仿真
在matlab的程序里，分三部分即根据CIC插值滤波器的原理进行描述。
激励信号采样正弦信号，以及白噪声信号的测试模型。
测试信号的点数，正弦信号的频率和采样率可以根据需要设定。
1.仿真结果
图4-1是CIC插值滤波器的频率响应曲线，其中正弦频率fs=200Hz,采样率Fs=800Hz。
图4-1 CIC插值滤波器的频响曲线
图4-2是正弦信号做完4倍插值前后曲线的比较
图4-2 正弦信号经过CIC插值滤波器前后的信号（N=3，R=4，M=1）
白噪声信号的频率响应曲线如图4-3所示，而经CIC滤波器处理后的白噪声信号频率响应曲线如图4-4所示。
图4-3 白噪声的频率响应
图4-4 白噪声经过CIC插值滤波器处理后的频率响应（N=3，M=1，R=4）
(五) CIC 滤波器的FPGA 实现
1. 接口设计
图5-1 CIC 插值滤波器的接口符号
表5.1：CIC 滤波器的管脚说明
2.子模块的划分和定义
按照MATALB 仿真时的方式，将子模块划分为积分器（interg ），梳状滤波器（comb ）和采样率变换器（in ）三个子模块。
图5-2 子模块的划分框图及接口声明 梳状滤波器的实现(M=3)：
图5-3 梳状滤波器RTL框图，N=3
积分滤波器的实现(M=3)：
图5-4 积分滤波器RTL框图，N=3
采样率变换器（插值补零）的实现：
图5-5 采样率变换器RTL框图
其中cnt为计数器,即实现的插值倍数。
3.测试方式
在传统的设计方法中，一般采用图4-2的方式进行测试，这种方式结构简单，目标明确，但是testbench模块以及其激励信号是不可综合的，因而无法在FPGA 上进行测试和调试。
因此本设计testbench的模块流程如下：
图5-6 testbench模块的结构图
这种结构更方便结果的对比，而且是可综合模块，可以在FPGA上进行调试。
4测试结果
图5-7是N=3，R=4，M=1时的4倍插值RTL仿真结果。
从上到下，依次是输入使能，时钟，输入，复位，使能，插值后的正弦波形，插值前的正弦波形。
图5-7 一个周期128采样点的正弦信号4倍插值RTL仿真结果从图中可以看出CIC滤波器很好的完成了正弦信号的插值工作。