扩频通信系统的FPGA设计与实现

本文采用VHDL语言、Altera公司的集成开发环境QuartusII 6.0和Cyclone系列芯片EPlC3T144C8以及Prote199se完成对直接序列扩频发射系统和接收系统的软件仿真和硬件电路设计。

扩频通信系统发送端设计

扩频通信可以显著提高通信系统抗下扰的能力，特别是频率选择性衰落和多径干扰。为此在发端输入的信息先经信息调制形成数字信号，然后由扩频码发生器产生的扩频码序列去调制数字信号以展宽信号的频谱。展宽后的信号再调制到射频发送出去。

一般的扩频通信系统都要进行三次调制：一次调制为信息调制，二次调制为扩频调制，三次调制为射频调制，如图1所示。

扩频码序列

在扩展频谱通信中需要用高码率的窄脉冲序列，现在实际当中用得最多的是伪随机码或称PN码。

这类码序列最重要的特性是具有近似于随机信号的性能。因为噪声具有完全的随机性，也可以说具有近似于噪声的特性。但是，真正的随机信号和噪声是不能重复再现和产生的。我们只能产生一种类周期性的脉冲信号来近似随机噪声特性。二元M序列是一种伪随机序列。

构造一个产生M序列的线性移位寄存器，首先要确定本原多项式，本电路设计中，我们构造的M序列：n=4，周期p=15，PN码为：111101*********．如图2所示。

D1、D2、D3、D4为四级移位寄存器，求和符号为模二加法器。移位寄存器的作用为在时钟脉冲驱动下，能将所暂存的"1" 和"0"逐级向右移。模二加法器的作用为异或运算。在时钟脉冲的驱动下，四级移位寄仔器的暂存数据按顺序改变，输出序列在时钟脉冲作用下做周期性的重复。

我们通过Altera公司的集成开发环境QuartusII 6.0对设计进行验证，如图3所示。

Reset为复位信号，code为发送的信息，pn为产生的M序列。

扩频通信系统接收端设计

在接收端收到的宽带射信号，变频到中频，然后由本地产生的与发送端相同的扩频码序列去相关解扩。再经信息解调、恢复成原始信息输出。接收框图如图4所示。

同步系统是扩频通信接收端的关键技术。它的作用就是要实现本地产生的PN码与接收到的信号中的PN码同步，即频率上相同，相位上一致。同步过程一般说来包含两个阶段。

(1) 接收机在一开始并不知道对方足否发送了信号，因此，需要有一个搜捕阶段，即在一定的频率和时间范围内搜索和捕获用信号，即所谓的粗同步。

(2) 完成搜捕过程后，则进入跟踪过程，即继续保持同步，如果收发两端的频率和相位发偏移，同步系统能加以调整，使收发信号仍然保持同步，即所谓的细同步。

在接收端设计中分析了传统的滑动相关法滑动速度慢搜获时间长的缺点，提出了捕获速度快且具有码序列识别功能的匹配滤波搜捕法。

匹配滤波搜捕法

直接序列扩频解扩系统中，数字匹配滤波器的捕获思路是以接收端扩频码序列作为数字FIR滤波器的抽头系数，对接收到的信号进行相关滤波。原理如图5所示。

滤波输出结果进入门限判决器进行门限判决，如果超过了设定门限，就表明此刻本地序列码的相位与接收扩频序列码的相位达到同步。如果未超过设定门限，则表明此刻本地序列码的相位与接收到的扩频序列码的相位不同步，需要再次重复相关运算，直到同步为止。

数字匹配滤波器由移位寄存器、乘法器和累加器三部分组成，这只是一个FIR滤波器的结构形式，只不过伪码寄存器中的系数为-1或+1，实际并不是真正意义上的乘法。伪码寄存器中的数据可以由一个伪随机序列发生器产生。

数字匹配滤波器的表达式为

其中，x(n)为输入信号；h(-i)为滤波系数，由接收端扩频码决定，取值-1或+1，M序列码元为1，取值为+1，M序列码元为0，取值为-1。匹配滤波器的长度N等于扩频比，也就是对于每一信息符号的扩频码元数，即Tb／Tc。当输入信号缸{x(n)}与本地扩频码{h(-i)}匹配时，此时输出z达到最大，将超出预先设定的门限，表示捕获成功。具体电路由DSP Builder 工具实现如图6所示。

再由DSP Builder工具自带的Complier功能，将电路描述转化成VHDL语言，供下载到FPGA中进行调试。

我们通过Altera公司的集成开发环境QuartusII 6.0对设计进行验证。如图7所示。

M_initial为输入到反馈寄存器的初始状态，r_en运算允许位，r为捕获标志位。

数字跟踪环路实现

当扩频接收机与接收信号粗同步后，就必须使它这样工作下去：应保持锁定，即使用本地码准确地跟踪输人信号的伪随机码相位和载波频率，为解扩提供必要的；对同步不断检测，一旦发现失锁，应返回捕获状态，重新同步。这就是跟踪需要完成的任务。

一般在设计中采用早迟门跟踪环路(DLL)。因为通常扩频系统工作在非常低的信噪比境，要完成载波解调是非常闲难的，而采用这种类环路不要求在跟踪过程中产生相关载波。

早迟门跟踪环路通常由超前一滞后相关器、码鉴相器、码环路滤波器和码NCO等部分组成。具体工作过程如图8所示。

结束语

该设计在Cyclone系列芯片EPlC3T144C8芯片上实现了直接序列扩频发射和接收系统的硬件调试。PN码长度127位，码片速率1.5M／s，晶振频率30M，经倍频系统工作在248M，扩频增益为35dB，系统通信速率1M／s。

FPGA实现扩频系统是一个完全的硬件构架，比传统的DSP实现方式，处理速度快1.5～2储，硬件延时减少100ns，同时采用了流水线技术，提高了系统并行处理的能力。所有模块都集成在一个芯片中，提高了系统的稳定性和可靠性。

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