锁相环原理及使用

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2、另外19款PLL
步进：25kHz，带宽1.5kHz，相位裕量：45°
3、ADF4154小数分频锁相源
fREF＝12.8MHz，带宽8kHz，相位裕量：45°
4、ADF4001参考时钟源 步进：40kHz，VC-TCXO10MHz
环路滤波器
• 在选定参考信号、鉴相器以及VCO 的前提下，那么环路滤波器的设计 对信号的指标就起着关键的作用。 本公司通用的环路滤波器为无源三 阶环，并在滤波器后加一个1μH的 电感以防止其它高频信号的串扰。 环路滤波器利用ADIsimPLL软件， 采用相位裕量设计法，只要给定环 路带宽和相位裕量就能设计环路滤 波器。环路带宽一般取1/10-1/20 fRES，相位裕量30º ,一般取 -60º 45º 。 需要说明的是，不应刻意拔高环路 滤波器的作用。环路带宽和相位裕 量只要在合理的范围之内，它是不 会影响锁定的，但是会对锁定时间、 相噪和杂散造成一定的影响。
从原理上来说，PLL主要由以下六个部分组 成：参考晶振，R分频器，鉴相器(电荷泵)， 环路滤波器，VCO，N分频器。
fREF
XTAL ÷R PD VCO
fout
÷N
fout
定义：
fREF ：晶振参考频率 fout ：输出频率 fRES ：频率步进
那么， 鉴相频率 fPFD=fREF/R=fout/N (1) ---------------------------------------------------------------------------------------------对于整数分频锁相源： fRES=fPFD (2) N=P*B+A (B≥A) (3) 其中：P为前置分频器分频比 A、B为计数器 ---------------------------------------------------------------------------------------------对于小数分频锁相源： fRES=fPFD/MOD (4) N=INT+FRAC/MOD (5) 其中：MOD为模，即分频比N小数部分的分母 FRAC为分频比N小数部分的分子 INT为分频比N的整数部分
相噪的估算：
带内相噪： 带外相噪：
的相噪


失锁
• 判别 1、输出的频点不对，即可判断失锁。 2、VCO的调谐电压Vt为0V（几十mV）或者5V（4.9V-5V），可初步判断失锁 3、告警电平告警 • 原因 1）鉴相器或VCO未加电压。VCO未加电压表现为没有射频信号输出。 2）参考信号频率不对，或者参考信号未加入或功率不够。 3）单片机送数不对。存在两种可能性： • a.软件有问题 • b.单片机和鉴相器之间的三根数据线（LE、DATA、CLK）有问题。数据线必 须加有电阻或磁珠，及对地的小电容。 4）VCO耦合到鉴相器的功率不够，至少要保证-15dBm。 5）环路滤波器设计极其不合理。可以应用ADI工具进行环路滤波器设计，对整数 分频锁相源，其环路带宽应小于或等于1/10的鉴相频率，相位裕量取45º 。根据 实际应用经验，只要环路滤波器的偏差不太大，是不会影响锁相环锁定的。 6）对参考信号和耦合到鉴相器的射频信号的谐波也有一定的要求，一般要求 10dBc以上。
工程应用
1、RRU环路4款（ ADF4118 ）： • 这几款很特殊，因为是点频输出，设计时采用最大的步 进fRES的设计，环路滤波器的设计也是基于采用的步进 设计的。由于鉴相器芯片B>A条件的束缚，当N（N＝ P*B+A）小于某值时,N便不能连续可调，所以fRES的选 取有所限制，下面是所选取的fRES的值：(P=32)
数学模型：
环
环
路
路
滤
滤波波源自有有源源
滤
滤
波
波
典型的锁相频率源的频谱图，从图中可以看到在 环路带宽的附近有一个明显的峰起(Peaking)， 这是由传递函数的特性决定的。由相位噪声的分 析可知，在环内的相位噪声取决于参考晶振和鉴 相器，环外的相位噪声主要取决于VCO。
相噪＝ 各部分器件的相噪 传递函数
锁相环原理及使用
• 锁相环(Phase Locked Loop，PLL)是一个 相位负反馈环路，它利用标准的参考信号， 通过改变分频比，从而可以方便地产生一 系列高质量的频率。
• 使用频率最高的一个词： 环路带宽
疑问？
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环路带宽是否越小越好 为什么步进变了，就锁不定了 环路滤波器确定以后，环路带宽就定了吗， 环路带宽与环路滤波器的关系 容易忽视的一个指标，相位裕量 频率锁定的瞬态相应,锁定时间 杂散与分数杂散