存储系统习题

根据前面所得，共需8个模块条， 用A17A16A15通过3：8译码器来选择模块条。
WE D7~D0
… 32K×8模块 32K×8模块
32K×8模块 32K×8模块
A14~A0
A15 A14 A13 MREQ
…
A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
B
C
3：8译码器（74LS138）
【第三题】在给出的存储器方案中，哪些是合理的， 哪些不合理？对不合理的可以怎样修改？
▪ 七、有关虚拟存储器
• 虚拟存储器的目的，与cache的异同之处 • 虚拟存储器的基本工作原理，信息交换单位 • 地址映射：段表、页表、快表 • 存储保护
习题
1. 解释概念：主存、辅存、Cache、虚拟存储器、 RAM、SRAM、DRAM、ROM、EPROM、 CDROM、Flash Memory。
存储器
(1) (2) (3) (4) (5) (6)
MAR位数
1. 若每个模块条为32K×8位，共需几个模块条？
2. 每个模块内共有多少片RAM芯片？
3. 主存共需多少RAM芯片？CPU如何选择个模块条？
【解】
1. 由于主存地址码给定 18 位，所以最大存储空间为218 ， 主存的最大容量为 256K B；而每个模块条的存储容量 为 32K ，故需要 8 个模块条。
第三章 存储系统 ——习题课
主讲 赵力 2007年4月
知识概要
▪ 一、关于主存储器基本概念
• 存储介质——能表示二进制数1和0的物理器件 • 存储元——存储1位二进制代码信息的器件 • 存储单元——若干个存储元的集合，可以存放一个字或
一个字节。 • 地址——存储单元的编号 • 存储器——计算机用来存放程序和数据的部件。 • SRAM——静态随机存储器 • DRAM——动态随机存储器 • ROM——只读存储器
▪ 二、有关主存储器的技术指标
• 存储容量
▪ 字节数 ▪ 单元数×位数
• 存取速度
▪ 存取时间 ▪ 存取周期 ▪ 存储器总线带宽
▪ 三、有关静态随机存储器SRAM
• 存储元的读写原理 • 静态MOS存储器
▪ 存储体、地址译码、片选和读/写控制
• 静态SRAM芯片
▪ 数据线、地址线、控制线
• RAM存储器的扩展
2. 计算机中哪些部件可用于存储信息，按其速度、 容量和价格/位排序说明。
3. 什么是计算机存储器的层次结构？层次结构的特 点和目的是什么？
4. 说明程序的局部性原理。 5. 说明存取周期和存取时间的区别。 6. 什么是存储器带宽？
一、填空
▪ 计算机中的存储器是用来存放 程序和数据 的。
▪ 存储器系统的层次结构是为了使整个计算机的存储系 统在 容量和价格 上接近最外层的存储器，在性能 上
通用寄存器的设计适合采用 A 高速存储器。
A.多端口存储器 B.多体交叉存储器 C.相联存储器 D.高速缓冲存储器
已知虚地址为32位，页大小为4KB，页表每一项为4
个字节，那么页表总容量为 B(232÷212×4) 。
A.4GB
C. 8MB
B.4MB
D. 1MB
三、分析设计题
【第一题】某RAM芯片，其存储容量为16K×8位，问： 1. 该芯片引出线的最小数目应为多少？ 2. 存储器芯片的地址范围是什么？ 【解】
芯片的选片端。
WE
D3~ห้องสมุดไป่ตู้0
D7~D4
4K×4 4K×4
D7~D0
4K×4
… 4K×4
4K×4
4K×4
4K×4 4K×4
A11~A0 使能端E
…
Y0 Y1 Y2 A BC
Y3 Y4 Y5 Y6 Y7 3：8译码器（74LS138）
A12 A13 A14
A14~A0 使能端E
32K×8的模块条
D7~D0 WE
接近最里层的存储器。
▪ 对DRAM进行操作，有 读、写和刷新 三种操作类型。
平衡CPU的执行速度和主存的存
▪ cache的目的是 取速度不匹配的矛盾
。
▪ 虚拟存储器的目的是 扩大主存容量、实现存储管理 。
▪ cache-主存的信息交换单位是 块 ；主存-虚存的信息 交换单位是 页 。 cache的地址映射
▪ 相联存储器主要应用于 虚拟存储器的快表 。
▪ 若存储器的数据总线宽度为32位，存取周期为200ns， 则存储器带宽是 (32/8)/(200*10-9)=20MB/s 。
▪ 对DRAM进行刷新的方式有 集中式、分散式、异步式 。 其中 集中式 具有较长的死时间， 分散式 将存储器
的读写周期放大一倍。
二、选择题
主存和辅存的本质区别是 C 。
A. 主存容量小，而辅存容量大 B. 主存速度快，而辅存速度慢 C. 主存能够被CPU直接访问，而辅存不能 D. 主存易失，而辅存非易失
下列因素中，与cache的命中率无关的是 A 。
A. 主存的存取时间
C. cache的组织方式
B. 块的大小
D. cache的容量
1. 因存储单元的数量为 16K =2 14 ，所以地址线 14 根； 字长 8 位，所以数据线有 8 根， 加上控制线 片选 信号和读写 信号，电源线和地线， 所以该芯片引出线的最小数目应为 26 根。
2. 地址范围为 0000 H~ 3FFF H。
【第二题】模块化存储器设计。已知某8位机的主存采用半导 体存储器，地址码为18位，若使用4K×4位RAM芯片组成该 机所允许的最大主存空间，并选用模块条的形式，问：
2. 因为使用4K×4位的芯片，所以模块内需要芯片 16 片。 模块内采用 字位同时 扩展方式。
3. 主存共需要 128 RAM芯片。
32K×8位的模块条的构成：
▪ 模块条内使用16个4K×4位的RAM芯片拼成8组4K×8位，
▪ 地址码的低12位(A0~A11)直接接到芯片地址输入端， ▪ 地址码的高3位(A14~A12)通过3:8译码器输出，分别接到8组
▪ 位扩展、字扩展、字位同时扩展
▪ 四、有关动态随机存储器DRAM
• 存储元的读写原理 • DRAM芯片的特点 • DRAM的刷新
▪ 五、有关高速存储器
• 双端口并行存储器 • 多体交叉存储器 • 相联存储器
▪ 六、有关高速缓存cache
• cache在存储体系结构中的位置， cache的目标 • 定量分析cache的性能：命中率，cache的效率 • cache的基本工作原理，地址映射、替换策略、写策略