717-高等计算机系统结构

B[i] = A[i] + C;
Compile
loop: ld f1, 0(r1) add r1, 8 fadd f2, f0, f1 sd f2, 0(r2) add r2, 8 bne r1, r3, loop
Int1
Int 2
M1
M2
FP+
FPx
loop:
add r1
ld
fadd
Schedule
time
Software pipelining pays startup/wind-down costs only once per loop, not once per iteration
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如果没有循环，怎么办?
Basic block
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串行ISA的瓶颈
Sequential source code a = foo(b); for (i=0, i< Find independent operations Schedule operations
Superscalar compiler
Sequential machine code
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软件流水与循环展开
Loop Unrolled
performance
Startup overhead Loop Iteration Wind-down overhead
time
Software Pipelined
performance
Loop Iteration
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复习: 转移预测和推测式执行
Update predictors
Branch Prediction
kill kill
Branch Resolution
kill PC Fetch
kill Commit
Decode & Rename
Unroll inner loop to perform 4 iterations at once
for (i=0; i<N; i+=4) {
B[i]
= A[i] + C;
B[i+1] = A[i+1] + C; B[i+2] = A[i+2] + C;
B[i+3] = A[i+3] + C;
}
Need to handle values of N that are not multiples of unrolling factor with final cleanup loop
loop:
add r1
ld f1 ld f2 ld f3 ld f4
Schedule
fadd f5 fadd f6 fadd f7 fadd f8
add r2
bne
sd f5 sd f6 sd f7 sd f8
How many FLOPS/cycle?
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4 fadds / 11 cycles = 0.36
Superscalar processor
Check instruction dependencies 北京大学微处理器研究开发中心
Schedule execution 6 chengxu@mprc.pku.edu.cn
VLIW: Very Long Instruction Word
Int Op 1 Int Op 2 Mem Op 1 Mem Op 2 FP Op 1 FP Op 2
• Parallelism within an instruction => no x-operation RAW check • No data use before data ready => no data interlocks chengxu@mprc.pku.edu.cn 7 北京大学微处理器研究开发中心
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软件流水（Software Pipelining）
Unroll 4 ways first
loop: ld f1, 0(r1) ld f2, 8(r1) ld f3, 16(r1) ld f4, 24(r1) add r1, 32 fadd f5, f0, f1 fadd f6, f0, f2 fadd f7, f0, f3 fadd f8, f0, f4 sd f5, 0(r2) sd f6, 8(r2) sd f7, 16(r2) add r2, 32 sd f8, -8(r2) bne r1, r3, loop
° 转移指令限制了控制流敏感的非 规则代码中基本块的大小 ° 很难从单独的基本块中发现ILP
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踪迹调度（Trace Scheduling）
[ Fisher,Ellis]
° Pick string of basic blocks, a trace, that represents most frequent branch path ° Use profiling feedback or compiler heuristics to find common branch paths ° Schedule whole “trace” at once ° Add fixup code to cope with branches jumping out of trace
Reorder Buffer
Reg. File Branch Store ALU MEM D$ Unit Buffer chengxu@mprc.pku.edu.cn 北京大学微处理器研究开发中心 Execute 3
超标量处理器控制逻辑的可扩展性
Issue Width W
Issue Group
Previously Issued Instructions
Int1
Int 2
M1
M2
FP+
FPx
prolog
iterate
loop:
ld f1 ld f2 ld f3 add r1 ld f4 ld f1 ld f2 ld f3 add r1 ld f4 ld f1 ld f2 add r2 ld f3 add r1 bne ld f4
epilog
How many FLOPS/cycle?
° Multiflow Trace (1987)
• commercialization of ideas from Fisher ’s Yale group including “trace scheduling” • available in configurations with 7, 14, or 28 operations/instruction • 28 operations packed into a 1024-bit instruction word
Two Integer Units, Single Cycle Latency Two Load/Store Units, Three Cycle Latency Two Floating-Point Units, Four Cycle Latency
° Multiple operations packed into one instruction ° Each operation slot is for a fixed function ° Constant operation latencies are specified ° Architecture requires guarantee of:
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“典型” VLIW的问题
° 目标代码的兼容性
• 需要针对每种机器重新编译所有代码，甚至对于同一代中的两种不同机器 也需要如此
° 目标代码的大小
• 指令填充浪费指令存取空间（存储器/cache） • 循环展开/软件流水将复制代码
add r2 bne
4 fadds / 4 cycles = 1 北京大学微处理器研究开发中心
sd f5 sd f6 sd f7 sd f8 sd f5 sd f6 sd f7 sd f8 sd f5
fadd f5 fadd f6 fadd f7 fadd f8 fadd f5 fadd f6 fadd f7 fadd f8 fadd f5 fadd f6 fadd f7 fadd f8
高等计算机系统结构
VLIW/EPIC 基于静态调度的ILP
（第五讲）
程旭
2011年4月16日
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复习: 先进超标量技术
°简单的转移预测技术也会有不错的效果 °基于路径（Path-based）的预测器可取得>95%的 正确率 °BTB可以在流水线的前期就改变控制流, BHT的每个 表项成本小，但需要等到指令译码 °转移错误预测的恢复需要使用流水线的快照（ snapshots）以减少损失 °统一物理寄存器堆的设计，可以避免从不同地方 (ROB+arch regfile)读取数据 °超标量处理器可以在一个时钟周期对多条相关指令进 行重命名 °需要采用推测式存储缓冲器（speculative store buffer）来避免等待存储操作的确认
° Cydrome Cydra-5 (1987)
• 7 operations encoded in 256-bit instruction word • rotating register file 北京大学微处理器研究开发中心 9 chengxu@mprc.pku.edu.cn
循环的执行
for (i=0; i<N; i++)
VLIW 编译器的职责 编译器:
° 调度成最大并行执行 ° 确保指令内的并行性 ° 避免数据冒险(无互锁)
• 通常用显式的NOP指令来分隔实际操作
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早期VLIW机器
° FPS AP120B (1976)
• scientific attached array processor • first commercial wide instruction machine • hand-coded vector math libraries using software pipelining and loop unrolling
Lifetime L
° 每条被发射的指令都必须检查与W*L条指令间的关系，即硬件的增长 W*(W*L) ° 对于按序机器，L与流水线延迟相关 ° 对于乱序机器, L还包括指令缓冲器消耗的时间（指令窗口 或 ROB) ° 随着W的增加，需要更大的指令窗口来找都维持机器忙碌所需的指令级并行性 => L变得更大
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Байду номын сангаас
循环展开后代码的调度
Unroll 4 ways
loop: ld f1, 0(r1) ld f2, 8(r1) ld f3, 16(r1) ld f4, 24(r1) add r1, 32 fadd f5, f0, f1 fadd f6, f0, f2 fadd f7, f0, f3 fadd f8, f0, f4 sd f5, 0(r2) sd f6, 8(r2) sd f7, 16(r2) sd f8, 24(r2) add r2, 32 bne r1, r3, loop Int1 Int 2 M1 M2 FP+ FPx
=> 乱序控制逻辑的复杂程度增长速度大于 W2
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(~W3)
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乱序控制的复杂度:MIPS R10000
Control Logic
[ SGI/MIPS Technologies Inc., 1995 ]
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add r2 bne
sd
How many FP ops/cycle?
1 fadd / 8 cycles = 0.125
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循环展开（Loop Unrolling）
for (i=0; i<N; i++)
B[i] = A[i] + C;