【电子科技大学】2015下数字逻辑设计(作业题)Chapter 4 Exercise Solutions(对应老教材第3章题号)
电子科技大学数字逻辑设计及应用作业答案
答案+我名字查看考卷——作业提交1当前得分：15 分(总分：100 分)，折合成百分制共 15 分。
返回作业提交11.逻辑函数，请问其反函数 。
()()()[参考答案：] 分值：5 得分：分 系统自动批改于2019年9月19日 14点35分2. 有关异或逻辑的描述不正确的是 。
() 异或逻辑的反函数是同或逻辑 () 异或逻辑的对偶逻辑是同或逻辑() 一个逻辑变量和0异或得到的是其反函数 [参考答案：] 分值：5 得分：分 系统自动批改于2019年9月19日 14点35分3. 已知一个逻辑的最小项之和为F(, , )=∑m(0,4,7) ，以下哪个等式成立。
()()()[参考答案：] 分值：5得分：5分系统自动批改于2019年9月19日14点35分4. 下面所描述的逻辑函数表达式中，哪一种可以直接从真值表中得到，而无需其他中间步骤。
() 标准形式() 最简与或式() 与非-与非形式[参考答案：] 分值：5得分：5分系统自动批改于2019年9月19日14点35分5.下面有关最小项的描述正确的是。
()()()[参考答案：] 分值：5得分：0分系统自动批改于2019年9月19日14点35分6. 下面有关逻辑函数的描述中，正确的是。
() 逻辑函数的最小项之和是唯一的() 逻辑函数的最简与或表达式是唯一的() 逻辑函数的与非-与非逻辑表达式是唯一的[参考答案：] 分值：5得分：5分系统自动批改于2019年9月19日14点35分7. 请问或非逻辑的对偶关系是。
() 或非逻辑() 与非逻辑() 与或非逻辑[参考答案：] 分值：5得分：0分系统自动批改于2019年9月19日14点35分8.逻辑函数，请问其最小项之和为。
()()()[参考答案：] 分值：5得分：0分系统自动批改于2019年9月19日14点35分9. 逻辑函数Y(, , , )=∑m(0,2,4,6,9,13) + (1,3,5,7,11,15)的最简与或式为（）() +’’() ’+() +[参考答案：] 分值：5得分：0分系统自动批改于2019年9月19日14点35分10.逻辑函数Y的真值表如下：。
【电子科技大学】2015下数字逻...
【电子科技大学】2015下数字逻...Chapter 3【以下为老版教材（John F. Wakerly著）的题号】4.4 Prove theorems T8': (X+Y)·(X+Z) = X+Y·Z using perfect induction.4.5 According to DeMorgan’s theorem, the complement of W·X+Y·Z is W'+X'·Y'+Z'. Yet both functions are 1 for W·X·Y·Z = 1110. How can both a f unction and its complement be 1 for the same input combination? What’s wrong here?4.6 Use switching-algebra theorems to simplify each of the following logic functions:(a) F = W·X·Y·Z·(W·X·Y·Z' + W·X'·Y·Z + W'·X·Y·Z + W·X·Y'·Z)(b) F = A·B + A·B·C'·D + A·B·D·E' + A'·B·C'·E + A'·B'·C'·E4.8 Write the truth table for each of the following logic functions:(h) F = X·Y' + Y·Z + Z'·X4.9 Write the canonical sum and product for each of the following logic functions:(a) F=X,Y (1,2)∑(b) F =A,B(0,1,2)∏4.10 Write the canonical sum and product for each of the following logic functions:(c) F =A,B,C,D (1,2,5,6)∑(f) F = A'·B + B'·C + A4.12 If the canonical sum for an n-input logic function is alsoa minimal sum, how many literals are in each product term of thesum? Might there be any other minimal sums in this case?4.14 Using Karnaugh maps, find a minimal sum-of-products expression for each of the following logic functions. Indicate the distinguished 1-cells in each map.(a) F =X,Y,Z (1,3,5,6,7)∑(e) F =A,B,C,D(4,5,6,13,15)∏4.15 Using Karnaugh maps, find a minimal sum-of-products expression for each of the following logic functions. Indicate the distinguished 1-cells in each map.(b) F =W,X,Y,Z (1,4,5,6,11,12,13,14)∑(c) F =A,B,C(1,2,6,7)∏4.18 Using Karnaugh maps, find a minimal sum-of-products expression for each of the following logic functions. Indicate the distinguished 1-cells in each map.(a) F = ∑W,X,Y,Z (0,1,3,5,14) + d(8,15)4.19 For each of the following logic expressions, find all of the static hazards in the corresponding two-level AND-OR or OR-AND circuit, and design a hazard-free circuit that realizes the same logic function.(b) F = W·X'·Y'+X·Y'·Z+X·Y4.25 Show that an n-input AND gate can be replaced by n-1 2-input AND gates. Can the same statement be made for NAND gates? Justify your answer.4.31 Prove Shannon’s expansion theorems.4.39 Any set of logic-gate types that can realize any logic function is called a complete set of logic gates. For example, 2-input AND gates, 2-input OR gates, and inverters are a complete set, because any logic function can be expressed as a sum of products of variables and their complements, and AND and OR gates with any number of inputs can be made from 2-input gates. Do 2-input NAND gates form a complete set of logic gates? Prove your answer.4.47 A self-dual logic function is a function F such that F =FD. Which of the following functions are self-dual?(a) F = X (b) F =,,(1,2,5,7)X Y Z∑(c) F = X'·Y·Z' + X·Y'·Z' + X·Y4.54 Draw a Karnaugh map and assign variables to the inputs of the OR-XOR circuit in Figure 4-2 so that its output is F = ∑W,X,Y,Z (2,3,8,9).Figure 4-24.56 Find minimal multiple-output sum-of-products expressions for F = ∑X,Y,Z (0,1,2), G = ∑X,Y,Z (1,4,6), and H = ∑X,Y,Z (0,1,2,4,6).4.59 Find a minimal sum-of-products expression for the follwing function using Karnaugh map.(b) F = ∑V, W, X, Y, Z (0,7,8,9,12,13,15,16,22,23,30,31)。
数字逻辑设计及实践电子科技大学试卷及答案
数字逻辑设计及实践1、存储单元是时序状态机不可缺少的组成部分；（ √ ）2、7485为4位二进制比较器。
如果二进制数A=B ，则其输出必将是Y （A=B ）有效；（Х ）3、所有类型的触发器其状态更新都发生在时钟触发沿上；（Х ）4、米利型时序逻辑的输出仅仅取决于当前现态的值；（Х ）5、穆尔型时序逻辑的输出仅仅取决于当前现态的值；（ √ ）6、异步时序逻辑电路中各个触发器所用的时钟触发沿不完全相同；（ √ ）7、如果两个时序逻辑的状态转换关系以及所选择的触发器都相同，则其逻辑图也相同；（ Х）8、时序逻辑可以没有输出，但是组合逻辑必须有输出；（ √ ）9、要实现模为100的计数器（有效计数循环圈的状态数为100），则需要10片74160（十进制计数器）来实现；（ Х）10、环形计数器的有效状态个数，与其位数相同；（ √ ）1、 将十进制运算（-125-3）转换成带符号的8位（包括符号位）二进制补码运算，其结果为：①. 00000000 ②. 10000000 ③. 11111111 ④. 100000112、请问下列逻辑中，与(A ·B)/相同的逻辑是 ；①. A /+B / ②. A+B ③. A ·B ④. A /·B /3、已知逻辑F(ABC)=Σm (1,3,5,7)，则下面的描述为正确的是：①. F(ABC)=ПM (0,2,4,6) ②. F=C③. F D =Σm (0,2,4,6) ④. F=A+B4、要实现8选1的数据选择器，则地址输入（选择输入）和多路数据端得个数分别为：①. 8、3 ②. 3 、8 ③. 8、8 ④. 3、35、如果实现5-32的译码器电路，需要 个74138（3-8译码器）来实现：①. 2 ②. 3 ③. 4 ④. 86、要实现256进制（模为256）的二进制计数器，需要 个74163（4位二进制加计数器）来实现①. 2 ②. 3 ③. 8 ④. 167、要实现有效状态数为8的环形计数器，则所需移位寄存器中的触发器个数为：①. 8 ②. 4 ③. 3 ④. 28、如果用触发器和门电路来实现12进制的计数器，则至少需要 个触发器：①. 2个 ②. 3个 ③. 4个 ④. 5个9、一个JK 触发器的驱动方程为X K J ==，则其逻辑功能与以下哪种触发器相同：①. JK 触发器 ②. SR 触发器③. D 触发器 ④. T 触发器10、下面关于移位寄存器型计数器的反馈函数的描述不正确的是：①. 反馈函数输入输出到移位寄存器的串行输入端②. 反馈函数是现态的函数③. 反馈函数中可以有存储单元④. 反馈函数是个组合逻辑单元1、下面有关带符号的二进制运算，描述正确的是，其中X 是被加数，Y 是加数，S 为和：①. [X]原码+[Y]原码=[S]原码 ②. [X]补码+[Y]补码=[S]补码③. [X]反码+[Y]反码=[S]反码 ④. [X]原码+[Y]原码=[S]补码2、逻辑函数式AC+ABCD+ACD /+A /C=①. AC ②. C ③. A ④. ABCD3、请问F=A ⊕B 的对偶式=DF①. A+B ②. A ⊙B ③. AB ④. AB /+A /B4、已知门电路的电平参数如下：，，，，V 8.0V V 0.2V V 5.0V V 7.2V max IL min IH max OL min OH ====请问其高电平的噪声容限为：①.2.2V ②.1.2V ③.0.7V ④.0.3V5、下面描述方法，对于一个组合逻辑而言，具备唯一性的是：①.逻辑函数式 ②.真值表③.卡诺图 ④.逻辑电路图6、下面电路中，属于时序逻辑电路的是：①.移位寄存器 ②.多人表决电路③.比较器 ④.码制变换器7、一个D 触发器的驱动方程为Q X D ⊕=，则其逻辑功能与以下哪种触发器相同：①. JK 触发器 ②. SR 触发器③. D 触发器 ④. T 触发器8、n 位环形计数器，其计数循环圈中的状态个（模）数为：①.n 个 ②.2n 个③.2n 个 ④.2n -1个9、n 位扭环计数器，其计数循环圈中的状态个（模）数为：①.n 个 ②.2n 个③.2n 个 ④.2n -1个10、如果用JK 触发器来实现T 触发器，则JK 触发器的驱动端需要做如下的连接：①.J=K=0②.J=K=T③.J=T;K=T’④.J=T’;K=T1、CMOS 集成逻辑OD 门，可以用以线与操作；（√ ）2、三态门的附加控制端输入无效时，其输出也无效；（ Х ）3、三态门的三个状态分别为高电平、低电平和高阻态；（√ ）4、施密特触发输入的门电路，当输入从高电平变换到低电平，和从低电平变换到高电平，它的输出变化轨迹相同；（ Х ）5、组合逻辑和时序逻辑的区别主要在于前者与时间无关，而后者时间的因素必须考虑进去；（ √ ）6、一个逻辑的函数式并不唯一，但是最简的与或表达式是唯一的；（Х ）7、模拟信号是连续的，而数字信号是离散的；（√ ）8、当两个组合逻辑的真值表相同是，则表明这两个逻辑是相等的；（ √ ）9、对于一个优先编码器而言，当输入多个有效时，其输出很难讨论；（Х ）10、串行加法器比超前进位加法器速度更快，且电路更为简单；（ Х）1、以下有关原码、反码和补码的描述正确的是：①.二进制补码就是原码除符号位外取反加1；②.补码即是就是反码的基础上再加1；③.负数的原码、反码和补码相同；④.正数的原码、反码和补码相同；2、下列逻辑表达式中，与D BC C A AB F ///1++=不等的逻辑是：①.///BC C A AB ++②.////D BC C A AB ++③．//C A AB +④．BD C A AB ++//3、已知门电路的电平参数如下：，，，，V 3.0V V 0.3V V 25.0V V 2.3V L I IH OL OH ≤≥≤≥请问其低电平的噪声容限为： ①. 0.05V ②. 0.2V ③. 2.95V ④. 2.7V4、下列逻辑中，与/A Y =相同的逻辑是：①.1A Y ⊕= ②.0A Y ⊕=③.A A Y ⊕= ④./)A A (Y ⊕=5、有如下所示波形图，已知ABC 为输入变量，Y 为输出变量，我们可以得到该逻辑的函数式为：①.AC AB Y += ②.C B A Y ++=③.C B A Y ⋅⋅= ④.///C B A Y ++=6、在同步状态下，下面哪种时序逻辑器件的状态更新仅仅发生在时钟触发沿来临的瞬间，并且状态更新的依据也仅仅取决于当时的输入情况：①.锁存器②.电平触发的触发器③.脉冲触发的触发器④.边沿触发的触发器器7、或非门所构成的SR 触发器的输入为S 和R ，则其工作时的约束条件为：①.1R S =+ ②.0R S =⋅③.0R S //=+ ④.R S =8、要实现有效状态数为8的扭环计数器，则所需移位寄存器中的触发器个数为：①.8 ②.4 ③.3 ④.29、下面的电路，属于组合逻辑的电路是：①.串行数据检测器②.多路数据选择器③.顺序信号发生器④.脉冲序列发生器10、下面哪些器件不能够实现串行序列发生器①.计数器和组合门电路②.数据选择器和组合门电路③.移位寄存器和组合门电路④.触发器和组合门电路1、如果逻辑AB=AC ，则B=C ；（ Х）2、如果逻辑A+B=A+C ，则B=C ；（Х ）3、如果逻辑AB+AC=1，则A=1；（ √ ）4、如果逻辑AB+AC=0，则A=0；（Х ）5、若干个逻辑信号进行异或操作，如果这些信号中逻辑“1”的个数为奇数，则输出结果为1；（ √ ）6、A ⊕1=A /；（ √ ）7、A+A+A=A ·A ·A ；（ √ ）8、对于CMOS 集成门电路而言，与门的结构比与非门的结构更为简单一些；（Х ）9、TTL 逻辑比CMOS 逻辑的运行功耗更低，所以更利于集成；（Х ）10、影响CMOS 集成门电路的运行速度主要是传输延迟和转换时间；（ √ ）图2-5。
【电子科技大学】2015下《数字逻辑设计》半期考试-试题及参考答案
………密………封………线………以………内………答………题………无………效……电子科技大学2015 - 2016 学年第 一 学期期 中 考试卷课程名称：数字逻辑设计及应用 考试形式：闭卷 考试日期：2016年11月07日 考试时长：120分钟 课程成绩构成：平时 30/20 %， 期中 30/20 %， 小班讨论 0/20 %， 期末 40 % 本试卷试题由__V___部分构成，共__5___页。
I. Please fill out the correct answers in th e brackets “( )” . ( 3’ X 15 = 45’ )1. [3321] 5= ( 111001101 )2 = ( 1CD ) 16 .2. (37.8)10 = ( 0011 1101.1110 ) 2421 BCD .3. ([-128] 10)’s 16-bit signed-magnitude representation is ( 10000000 10000000 ), and its 8-bit two’s complement representation is ( 10000000 ).4. Consider the string of bits (101001110)2, it represents ( 334 ) 10 assuming unsigned binary numbers. If it assumes signed numbers, it represents ( -178 ) 10 assuming 2’s complement binary numbers.5. If number [A] two’s -complement =10111001 and [B] two’s -complement =11010101, calculate [A-B] two’s -complement and indicate whether or not overflow occurs.[ A-B ] two’s -complement=( 11100100 ), overflow( No )6．The unused CMOS NOR gate inputs should be tied to logic ( 0 or Low or 地 ).7. If F=∏ABCD (1,6,8,9,10,13)，then its complement function expression is F’=∑ABCD ( 1,6,8,9,10,13 ). 8. The binary number code is (11100101)2, then its corresponding Gray code is ( 10010111 ).9. If )(E D C A B F '+⋅+'=，then its dual expression =DF ( )))(((E D C A B +'⋅+⋅' ).10. If V OL max = 0.1 V, V OH min = 4.4 V , V IL max = 1.35 V , V IH min = 3.15 V for 74HC series , then DC noise………密………封………线………以………内………答………题………无………效……margin is V NL = ( 1.25 )V, V NH = ( 1.25 )V.II. Choose the only one correct answer and fill the item number in the brackets. (2’ X 10=20 )1. Which of these four gates is the fastest ? ( C )A. ANDB. ORC. NANDD. NOR2. To Implement this function F=(A’B(D’+C’D)+B(A+A’CD))’(A’B(C+D)’), how many AND gates at least we should use? ( A )A. 0B. 1C. 2D. 33. If we want to use an XOR gate as an Inverter (NOT gate), then the inputs of A and B should connect as the ( A ) .A one of the A andB connect to ‘1’B one of the A and B connect to ‘0’C A and B connect togetherD can’t realize4. The output signal of ( B ) circuit is 1-out-of-M code.A Binary EncoderB Binary DecoderC Seven-Segment DecoderD Multiplexer5．A CMOS circuit is shown as Fig 1，its’ logic function F =(B). (positive logic).A A⋅B+C⋅DB (A⋅B+C⋅D)’C (A+B)⋅(C+D)D ((A+B)⋅(C+D))’Fig 1………密………封………线………以………内………答………题………无………效……6. The following logic expressions, the hazard-free one is ( D ).A F=B’C’+AC+A’B B F=A’C’+BC+AB’C F=A’C’+AC+A’BD F=B’C+AB’+A’C7. A priority encoder 74LS148’s input is:I0-L, I1-L, I2-L, I3-L, I4-L, I5-L, I6-L, I7-L，output is Y2-L,Y1-L,Y0-L.The inputs and output are all active-low. When active-low enable input S_L=0,and I2-L= I3-L=I4-L=I5-L=0, then Y2-L,Y1-L,Y0-L is ( B).A 110B 010C 001D 1018. The truth table of a circuit is shown in Table 2, the logic expression of this circuit is ( C).A. F=A+BB. F=S+A+BC.D.9. In one number system, if an arithmetic operation 302/20=12.1 is correct, its radix is ( C)A. 5B. 6C.4D. 810. If the canonical sum for an n-input logic function is also aminimal sum, how many literals are in eachproduct term of the sum? ( A )A nB 2nC n-1D cannot be determined.III. Given F(W,X,Y,Z) = (W+X+Y’)∙(W+X’+Z)∙(W’+X+Z’). Assume the input variables WXYZ will never be 0000, 0001, 1101 and 1010. Simplify the logic function F(W,X,Y,Z) into the minimal sum-of-products expression using Karnaugh map, and write out NAND-NAND logic expression of the minimal sum-of-products. (10’)………密………封………线………以………内………答………题………无………效……参考评分标准：1.填写F 的卡诺图正确得 5分2.化简的表达式正确得 3分 F (W,X,Y,Z) = X ∙Z + W ∙Z ’3.“与非-与非“表达式正确得 2分F NAND-NAND (W,X,Y,Z) = ( (X ∙Z)’ ∙ (W ∙Z ’)’ )’ IV . A combinational circuit is shown as below. Assume propagation delay for each gate is equal to t pd . (15’)(1) When A=C=D=1, B change from 0 to 1 or from 1 to 0, draw the timing diagram for Y1, Y2 and Y .(2) Analyze the conditions that the static hazard may exit, and write out the sum-of-product expression for the hazard-free.参考评分标准：(1) 定时图 正确得6分（每根线2分，上升沿1分， 下降沿1分）………密………封………线………以………内………答………题………无………效……(2) ①写出原始表达式正确得2分： Y (A,B,C,D) = A ∙B + B ’∙C ∙D②判定冒险条件正确得4分： 当A=C=D=1时，F=B+B' （或B 变化），存在静态1冒险若填卡诺图正确，但判定静态冒险条件不正确，可得 2分：③写出无冒险表达式正确得 3分：Y hazard-free (A,B,C,D) = A ∙B + B ’∙C ∙D + A ∙C ∙DV . Realize two functions F =∏A,B,C (0, 2, 4, 6) and G = F Dby using one 74x139 andsome gates. (10’)参考评分标准：写出函数G 的表达式正确得 2分：G = F D= ∏A,B,C (0, 2, 4, 6) = F ，或 ∑ABC ( 1, 3, 5, 7 ).输入连接正确得4分，输出连正确得4分。
电子科大-数电-数字逻辑设计第四章(6)
0
1 1 1 1
X
0 0 1 1
X
0 1 0 1
0
0 0 0 1
0
0 0 1 0
0
0 1 0 0
0
1 0 0 0
EN
18
5.4 译码器（decoder）
Y0 = EN · ( I1’ · I2’ ) Y1 = EN · ( I1’ · I2 ) 2-4二进制译码器真值表
输
入
输 出 Y3 Y2 Y1 Y0
00 0 01 1 11 3
5
7
13
15
9
11
29
31
25
27
10 2
6
14
10
10 18 22
30
26
A=0
A=1
2
F = A,B,C,D,E(0,1,2,3,4,5,10,11,14,20,21,24,25,26,27,28,29,30)
BC DE
00 01 11 10
BC DE
00 01
00
最大延迟 典型延迟 最小延迟
定时分析：取最坏情况延迟
W X Y
’04 ’32 ’32 22
tpHL 和 tpLH 可能不同
’0
8
P233 20
表5-2
’32 22
F
Z
11
’0
15
8
5.2 电路定时
定时图（时序图） timing diagram
GO READY GO READY
DAT
tRDY
DAT
tRDY tDAT
第四章 组合逻辑设计原理
开关代数
公理、定理、逻辑函数的表示
2015电子科技大学研究生试卷答案
1一．填空题(每空3分，共15分)1.不同构的3阶简单图的个数为__4___。
2．图1中的最小生成树的权值为__20____。
3.基于图2的最优欧拉环游的总权值为____37___。
4.图3中块的个数为___4____。
5.图4中强连通分支的个数为____3____。
二．单项选择(每题3分，共15分)1．关于图的度序列，下列命题错误的是( D ) (A) 同构的两个图的度序列相同；(B) 非负整数序列12(,,,)n d d d 是图的度序列当且仅当1ni i d =∑是偶数；(C) 如果非负整数序列12(,,,)n d d d (2)n ≥是一棵树的度序列，那么序列6 图1图2图3图42中至少有两个整数的值为1；(D). 如果非负整数序列12(,,,)n d d d 是简单图的度序列，那么在同构意义下只能确定一个图。
2．关于n 阶简单图的邻接矩阵()ij n n A a ⨯=，下列说法错误的是（ C ） (A) 矩阵A 的行和等于该行对应顶点的度数； (B) 矩阵所有元素之和等于该图边数的2倍；(C) 不同构的两个图，它们的邻接矩阵特征谱一定不同； (D) 非连通图的邻接矩阵一定可以表示为准对角矩阵形式。
3.关于欧拉图，下面说法正确的是( B ) (A) 欧拉图存在唯一的欧拉环游； (B) 非平凡欧拉图中一定有圈； (C) 欧拉图中一定没有割点； (D) 度数为偶数的图一定是欧拉图。
4.关于哈密尔顿图，下列命题错误的是( B )(A)设G 是3n ≥的简单图，若其闭包是完全图，则G 是哈密尔顿图； (B) 若n 阶单图的闭包不是完全图，则它一定是非哈密尔顿图； (C)若G 是哈密尔顿图，则对于V 的每个非空顶点子集S ，均有()G S S ω-≤；(D) 若G 是3n ≥的非H 单图，则G 度弱于某个,m n C 图。
5.关于偶图，下列说法错误的是( B ) (A) 偶图中不存在奇圈；(B) 非平凡偶图的最大匹配是唯一的；(C) (0)k k 正则偶图存在完美匹配；(D) 偶图中，最大匹配包含的边数等于最小点覆盖包含的顶点数。
《数字逻辑设计》期末考试 试题及参考解答
………密………封………线………以………内………答………题………无………效……电子科技大学2013 -2014学年第 二 学期期 末 考试 A 卷课程名称：_数字逻辑设计及应用__ 考试形式： 闭卷 考试日期： 20 14 年 07 月 10 日 考试时长：_120___分钟课程成绩构成：平时 30 %， 期中 30 %， 实验 0 %， 期末 40 % 本试卷试题由___六__部分构成，共__8___页。
题号 一 二 三 四 五 六 七 八 九 十 合计得分I. Fill out your answers in the blanks (3’ X 10=30’)1. A circuit with 10 flip-flops can store ( 10 ) bit binary numbers, that is, include ( 1024 或 210 ) states at most.2. A 5-bit linear feedback shift-register (LFSR) counter with no self-correction can have ( 31 或 25-1 ) normal states.3. A modulo-24 counter circuit needs ( 5 ) D filp-flops at least. A modulo-500 counter circuit needs ( 3 ) 4-bit counters of 74x163 at least.4. If an 74x148 priority encoder has its 1, 3, 4, and 5 inputs at the active level, the active LOW binary output is ( 010 ) .5. State/output table for a sequential circuit is shown as Table 1. X is input and Z n is output. Assume that the initial state is S 0, if the input sequence is X = 01110101, the output sequence should be ( 11001100 或110011000 ). 【可以确定的输出序列应该有9位】.6. Transition/output table for a sequential circuit is shown in Table 2, X is input and Y is output, the sequential circuit is a modulus ( 3 ) up/down counter.n+1n 21………密………封………线………以………内………答………题………无………效……7. A serial sequence generator by feedback shift registers 74x194 is shown in Figure 1, assume the initial state is Q 2Q 1Q 0 = 100, the feedback function LIN = Q 2’Q 1’ + Q 2Q 0’, the output sequence in Q 2 is ( 100110 循环输出 ).Figure 18. When the input is 01100000 of an 8 bit DAC, the corresponding output voltage is 3.76V . The output voltage range for the DAC is ( 0 ~ 9.99 或 568221276.3+−× 或 9625576.3× )V . 【本题并未对误差范围进行要求，一般可保留2位小数。
电子科技大学数字逻辑电路期末英文考试题及试卷
电子科技大学XXX 学年第二学期“数字逻辑设计及应用”课程考试题（半期）（120分钟） 考试日期20XX 年4月25日I. TO FILL YOUR ANSWERS IN THE “[ ]” (4’ X 10=40) 1. [26.125 ]10 = [1A.2]16 2. (7A .C4)16 = ( 172.61 )8 .3. If [X]10 = -57，then [X]signed-magnitude = [ 10111001 ]2， ( Assumed the number system is 8-bit long ).4. If the signed-magnitude representation is （101101）2 for one number, then it ’s 8-bit two ’s complement representation is( 11110011 )2.5. If number [A] tw o’s -complement =11111001 and [B] two’s -complement =11010101, calculate [A-B] two’s -complement and indicate whether or not overflow occurs.[ A-B ] two’s -complement =[ 00100100 ], overflow[ NO ] 6. The binary number code is (1110101)2, then its corresponding Gray code is ( 1001111). 7. The unused CMOS NAND gate inputs should be tied to logic (____1___) or another input. 8. A CMOS circuit is shown as Fig1，it s’ logic function F =(____(A ⋅B)’______). (positive logic)9. If )(E D C B A F ⋅'+⋅'+=，then dualexpression =D F (___)))(((E D C B A F +'⋅+'⋅=______________).10. If F=∏ABCD (1,6,8,10, 13)，then its invert function expression is ='F ∏ABCD (_0,2,3,4,5,7,9,11,12,14,15__).II. Give your answers whether the statements are true or false(2*5=10)F+E DFig.11. ( F ) If AB=AC is true for logic equation ，then B=C is true.2. ( F ) A product expression for all minterms of a logic function must be 1.3. ( T ) If a logic function )7,3,1(,,C B A F ∏=，then it s’ inverse funcation )7,3,1(,,'C B A F ∑=.4. ( T ) when inputs is one “1” and 1000 “0” for XOR gate, then output is “1”.5. ( T ) A properly designed two-level sum-of-products (AND-OR) circuit has no static-0 hazards.III. there is only one correct answer in the following questions.(3’ X 10=30)1. For a logical function, which representation as follows is one and only （唯一）. ( C )A) logic expression B) logic diagram C) truth table D) timing diagram 2. The following logic expressions, the hazard-free one is ( D ).A) F=B ’C ’+AC+A ’B B) F=A ’C ’+BC+AB ’C) F=A ’C ’+BC+AB ’+A ’B D) F=B ’C ’+AC+A ’B+BC+AB ’+A ’C ’ 3. The output signal of ( A ) circuit is 1-out-of-M code.A) binary decoder B) binary encoder C) seven-segment decoder D) decade counter4. The logic equation for a 2-input,1-bit multiplexer is F=AC+BC ’. If we want to build a two-input OR gate （F=X+Y ）with this multiplexer , show how to tie the input A, B and C? ( A ).A). The input A should be tied to logic “1”, B to X, and C to Y . B). The input A should be tied to X, B to logic “0” and C to Y . C). The input A and B should be tied together to X, and C to Y . D). The input A should be tied to logic “0”, B to X, and C to Y .5. For a NAND gate in positive logic, if negative logic is adopted ，then NAND gate will be changed to （ D ）。
【电子科技大学】2015下数字逻辑设计(作业题)Chapter 3 Exercises(对应老教材第4章题号)
Chapter 3【以下为老版教材（John F. Wakerly著）的题号】4.4 Prove theorems T8': (X+Y)·(X+Z) = X+Y·Z using perfect induction.4.5 According to DeMorgan’s theorem, the complement of W·X+Y·Z is W'+X'·Y'+Z'. Yet both functions are 1 for W·X·Y·Z = 1110. How can both a f unction and its complement be 1 for the same input combination? What’s wrong here?4.6 Use switching-algebra theorems to simplify each of the following logic functions:(a) F = W·X·Y·Z·(W·X·Y·Z' + W·X'·Y·Z + W'·X·Y·Z + W·X·Y'·Z)(b) F = A·B + A·B·C'·D + A·B·D·E' + A'·B·C'·E + A'·B'·C'·E4.8 Write the truth table for each of the following logic functions:(h) F = X·Y' + Y·Z + Z'·X4.9 Write the canonical sum and product for each of the following logic functions:(a) F=X,Y (1,2)∑(b) F =A,B(0,1,2)∏4.10 Write the canonical sum and product for each of the following logic functions:(c) F =A,B,C,D (1,2,5,6)∑(f) F = A'·B + B'·C + A4.12 If the canonical sum for an n-input logic function is also a minimal sum, how many literals are in each product term of the sum? Might there be any other minimal sums in this case?4.14 Using Karnaugh maps, find a minimal sum-of-products expression for each of the following logic functions. Indicate the distinguished 1-cells in each map.(a) F =X,Y,Z (1,3,5,6,7)∑(e) F =A,B,C,D(4,5,6,13,15)∏4.15 Using Karnaugh maps, find a minimal sum-of-products expression for each of the following logic functions. Indicate the distinguished 1-cells in each map.(b) F =W,X,Y,Z (1,4,5,6,11,12,13,14)∑(c) F =A,B,C(1,2,6,7)∏4.18 Using Karnaugh maps, find a minimal sum-of-products expression for each of the following logic functions. Indicate the distinguished 1-cells in each map.(a) F = ∑W,X,Y,Z (0,1,3,5,14) + d(8,15)4.19 For each of the following logic expressions, find all of the static hazards in the corresponding two-level AND-OR or OR-AND circuit, and design a hazard-free circuit that realizes the same logic function.(b) F = W·X'·Y'+X·Y'·Z+X·Y4.25 Show that an n-input AND gate can be replaced by n-1 2-input AND gates. Can the same statement be made for NAND gates? Justify your answer.4.31 Prove Shannon’s expansion theorems.4.39 Any set of logic-gate types that can realize any logic function is called a complete set of logic gates. For example, 2-input AND gates, 2-input OR gates, and inverters are a complete set, because any logic function can be expressed as a sum of products of variables and their complements, and AND and OR gates with any number of inputs can be made from 2-input gates. Do 2-input NAND gates form a complete set of logic gates? Prove your answer.4.47 A self-dual logic function is a function F such that F =F D. Which of the following functions are self-dual?(a) F = X (b) F =,,(1,2,5,7)X Y Z∑(c) F = X'·Y·Z' + X·Y'·Z' + X·Y4.54 Draw a Karnaugh map and assign variables to the inputs of the OR-XOR circuit in Figure 4-2 so that its output is F = ∑W,X,Y,Z (2,3,8,9).Figure 4-24.56 Find minimal multiple-output sum-of-products expressions for F = ∑X,Y,Z (0,1,2), G = ∑X,Y,Z (1,4,6), and H = ∑X,Y,Z (0,1,2,4,6).4.59 Find a minimal sum-of-products expression for the follwing function using Karnaugh map.(b) F = ∑V, W, X, Y, Z (0,7,8,9,12,13,15,16,22,23,30,31)。
电子科大大规模4、5章答案
电子科大大规模4、5章答案第四章1、什么是硬件描述语言？它的主要作用是什么？答：硬件描述语言是一种用形式化方法来描述数字电路和设计数字逻辑系统的语言。
它可以使数字逻辑电路设计者利用这种语言来描述自己的设计思想，然后利用电子设计自动化工具进行仿真，再综合到门级电路，再用ASIC或FPGA实现其功能。
2、采用硬件描述语言设计方法的优点是什么？有什么缺点？答：（1）采用Verilog HDL输入法最大的优点是其与工艺的无关性；（2）通用的硬件描述语言，易学易用。
具有C语言编程经验的设计者很容易学习和掌握；（3）允许在同一个电路模型内进行不同抽象层次的描述。
设计者可以从开关、门级、RTL和行为等各个层次对电路模型进行定义；（3）绝大多数流行的综合工具都支持Verilog HDL，编程风格简洁明了，高效便捷；（4）所有的制造厂商提供用于Verilog HDL综合之后的逻辑仿真的元件库，使用Verilog HDL进行设计，即可在更广泛的范围内选择委托制造的厂商。
3、Verilog HDL中的数字可以出现哪些值？相应代表的是什么样的物理意义？答：（1）整数，x（不定值）和z（高阻值），负数，4、Verilog HDL中有哪几种数据类型？它们各代表什么意义？答：19种数据类型，具体为reg型、wire型、integer型、parameter型，large型、medium型、scalared 型、time型、small 型、tri型、trio型、tri1型、triand型、trior型、trireg型、vectored 型、wand 型、wor型5、完成一个移位寄存器的设计，要求有同步清零功能。
答：//-------------// shifter// Filename: shifter.v//-------------module shifter( din, clk, clr, dout);input din, clk, clr;output [7:0] dout;reg [7:0] dout;always @(posedge clk)beginif(clr) //清零dout = 8'b0;elsebegindout = dout<<1; //左移一位dout[0] = din; //把输入信号放入寄存器的最低位endendendmodule6、Verilog HDL的模型共有哪些类型（级别）？答：系统级，算法级，寄存器传输级，门级，开关级7、什么是综合？是否任何符合语法的Verilog HDL程序都可以综合？答：所谓的逻辑综合其实质是设计流程的一个阶段，在此阶段中将较高级抽象层次的描述自动地转换成较低层次描述。
电子科技大学数字逻辑设计及应用作业
作业提交 21. 现有个 50 个逻辑变量进行异或运算，已知当前输入 50 个逻辑输入中有 27 个为逻辑 1， 其他的为逻辑 0，请问当前输出为 。
(A) 1(B) 0 (C 无法判 )定 [参考答案：A] 分值：5得分： 分系统自动批改于 2019 年 11 月 17 日 20 点 46 分2.已知 74148 为 8 线-3 线二进制编码器，请问，当输入，且时，输出(A 11) (B 10 )0 (C 11 )1 [参考答案：C] 分值：5得分： 分。
系统自动批改于 2019 年 11 月 17 日 20 点 46 分3. 已知 74153 是一个双四选一数据选择器，请写出逻辑 Y 的函数表达式：Y=(A)(B) (C ) [参考答案：A] 分值：5 得分： 分。
系统自动批改于 2019 年 11 月 17 日 20 点 46 分4. 下面有关低电平有效输出的二进制译码器在使能输入有效的前提下，对输出端描述不正 确的是： 。
(A) 每个输出端等价为输入组合所对应的最小项 (B) 每个输出端等价为输入组合所对应的最大项每个输出端等价为输入组合所对应的最小项的 (C) 非 [参考答案：A] 分值：5得分： 分系统自动批改于 2019 年 11 月 17 日 20 点 46 分5.已知 74148 为 8 线-3 线二进制编码器，请问，当输入，且时，输出(A 1) (B 1 )0 (C 1 )1 [参考答案：B] 分值：5得分： 分。
系统自动批改于 2019 年 11 月 17 日 20 点 46 分6. 已知 74153 是一个双四选一数据选择器，请写出下图中逻辑输出的表达式 F= 。
(A)(B)(C ) [参考答案：B] 分值：5 得分： 分系统自动批改于 2019 年 11 月 17 日 20 点 46 分7. 已知 7485 为四位的数值比较器，由它所购建的逻辑电路如下所示，请问，在当前的输入下，输出。
电子科技大学智慧树知到“计算机科学与技术”《数字逻辑设计及应用》网课测试题答案4
电子科技大学智慧树知到“计算机科学与技术”《数字逻辑设计及应用》网课测试题答案（图片大小可自由调整）第1卷一.综合考核(共15题)1.因为D触发器的特性方程是Qn+1=D，所以任何时候均有Q=D。
()A、错误B、正确2.若A+B=A+C，则一定是B=C。
()A.错误B.正确3.一块八选一的数据选择器，其地址(选择输入)码有()。
A.8位B.4位C.3位D.1位4.欲对十个信息以二进制代码编码分别表示每个信息，最少需十位二进制代码。
()A.错误B.正确5.一个十进制计数器，可以作为十分频器使用。
()A、错误B、正确6.下列电路中能够把串行数据变成并行数据的电路应该是()A、JK触发器B、3/8线译码器C、移位寄存器D、十进制计数器7.n级触发器构成的计数器最多可计2n个数。
() A.错误B.正确8.四变量A，B，C，D构成的最小项是()。
A、AB、ABC、ABCD、ABCD9.PROM、PLA、和PAL三种可编程器件中，()是不能编程的A、PROM的或门阵列B、PAL的与门阵列C、PLA的与门阵列和或门阵列D、PROM的与门阵列10.用ROM实现四位二进制码到四位循环码的转换，要求存储器的容量为()。
A、8B、16C、32D、6411.如果一个时序逻辑电路中的存储元件受同一时钟信号控制，则属于同步时序逻辑电路。
() T、对F、错12.和十六进制数5A.5等值的二进制数是()。
A.1010010.0101B.1011010.101C.1011010.0101D.1010101.010113.门电路带同类门数量的多少称为门的扇出数。
()T、对F、错14.和二进制数110101.01等值的十六进制数是()。
A.D1.4B.65.2C.35.4D.35.115.欲对十个信息以二进制代码编码分别表示每个信息，最少需十位二进制代码。
()A、错误B、正确第2卷一.综合考核(共15题)1.CMOS电路的电源电压只能使用+5V。
【电子科技大学】2014下《数字逻辑设计》半期考试-试题及参考答案
7. To realize wired-and, the output of ( D ) can be connected directly.
A. AND Gate
B. OR Gate
C. Three State Gate
D. ODhe following logic expressions, ( C ) is the hazard-free circuit. A. F=A’·B + A’·C’ + B’·C B. F=(A+B)·(B’+C)·(C’+D) C. F=A·B + A·C’ + B’·C’ D. F=(A+B’)·(B+C)·(C’+D)
9. A multiplexer with 16-input and 2-bit outputs need ( B ) selection control inputs at least.
A. 2
B. 4 C. 6 D. 8
10. Which of the following device can not be used combined with some logic gate to implement arbitrary logic function with three logic variables ? ( C ) A. A double2-to-4 decoder 74x139 B. A 3-to-8 decoder 74x138 C. An 8-input priority encoder 74x148 D. An 8-input, 1-bit multiplexer 74x151
(C)
A. A⋅B⋅C B. B⋅C
电子科技大学《数字逻辑设计及应用》“数字逻辑”试题.docx
电子科技大学二零零衣至二零零七学年第二学期期末考试试卷评分基本规则数字逻辑设计及应用课程考试题中文A卷（120分钟）考试形式：闭卷考试日期200乙年乙月—日课程成绩构成：平时20分,期中20分,实验_Q_分，期末60分一、填空题（每空1分，共5分）1、C MOS与非门的未用输入端应连接到逻辑（1 ）电平或者输入信号连接端上。
2、D AC的功能是将（数字）输入成正比地转换成模拟输出。
3、512x4 EPROM可存储一个（9 ）输入4输出的真值表。
4、74X163的RCO输出有效条件是：仅当使能信号（ENT ）有效，并且计数器的状态是15。
5、已知二进制原码为（001101）2，问对应的8-bit的补码为（ 00001101 人二、单项选择题：从以下题目中选择唯一正确的答案。
（每题2分，共10分）1、八路数据分配器的地址输入端有（B ）个。
A. 2B. 3C. 4D. 52、以下描述一个逻辑惭数的方法中（C ）只能唯一表示。
A.表达式逻辑图 C.真值表 D.波形图3、实现同一功能的Mealy型同步时序电路比Moore型同步时序电路所需要的（B ）。
A.状态数目更多B.状态数目更少C.触发器更多D.触发器更少4、使用移位寄存器产生重复序列信号“1000001”，移位寄存器的级数至少为（D ）oA. 2B. 3C. 4D. 55、下列各逻辑函数式相等，其中无静态冒险现象的是（D ）。
A. F 二B'C'+AC+A'BB. F 二A'C'+BC+AB'C. F二A'C'+BC+AB'+A'BD. F二B'C'+AC+A'B+BC+AB'+A'C'三、组合电路分析:（共10分）1.求逻辑函数F = AB + A'BC+BC 最简和之积表达式。
(4分)解：F = B 评分标准：1) 、用卡诺图化简：填卡诺图错扣2分；由卡诺图读图错扣2分2) 、公式化简：F=B(A+C+AC)二B((A ，C)+AC)二B 或其他方法。
电子科技大学《数字逻辑设计及应用》20春期末考试.doc
电子科技大学《数字逻辑设计及应用》20春期末考试.doc1.EPROM是指（）A.随机读写存储器B.只读存储器C.可擦可编程只读存储器D.电可擦可编程只读存储器【参考答案】: C2.下面各个组成部分，对于一个时序逻辑来说，不可缺少的是（）A.mealy型输出B.输入C.moore型输出D.存储单元【参考答案】: D3.n级触发器构成的环形计数器，其有效循环的状态数为（）A.n个B.2n个C.2n-1个D.2n个【参考答案】: A4.脉冲异步时序逻辑电路的输入信号可以是（）A.模拟信号B.电平信号C.脉冲信号D.以上都不正确【参考答案】: C5.组合逻辑电路输出与输入的关系可用（）描述A.真值表B.状态表C.状态图D.以上均不正确【参考答案】: A6.一块十六选一的数据选择器，其数据输入端有（??? ??）个A.16B.8C.4D.2【参考答案】: A7.数字系统中，采用（）可以将减法运算转化为加法运算A.原码B.补码C.Gray码D.以上都不正确【参考答案】: B8.四变量A，B，C，D构成的最小项是（）。
A.AB.ABC.ABCD.ABCD【参考答案】: D9.移位寄存器T1194工作在并行数据输入方式时，MAMB取值为（）A.00B.01C.10D.11【参考答案】: D10.三个变量A, B, C一共可以构成（）个最小项A.8B.6C.4D.2【参考答案】: A11.用ROM实现四位二进制码到四位循环码的转换，要求存储器的容量为（）。
A.8B.16C.32D.64【参考答案】: D12.下列哪个不是基本的逻辑关系（）。
A.与B.或C.非D.与非【参考答案】: D13.下列逻辑门中，（）不属于通用逻辑门A.与非门B.或非门C.或门D.与或非门【参考答案】: C14.一块数据选择器有三个地址输入端，则它的数据输入端应有（）。
A.3B.6C.8D.1【参考答案】: C15.实现同一功能的Mealy型同步时序电路比Moore型同步时序电路所需要的（）A.状态数目更多B.状态数目更少C.触发器更多D.触发器一定更少【参考答案】: B16.74LS160十进制计数器它含有的触发器的个数是（）A.1个B.2个C.4个D.6个【参考答案】: C17.电平异步时序逻辑电路不允许两个或两个以上输入信号（）A.同时为0B.同时为1C.同时改变D.同时出现【参考答案】: C18.八路数据选择器应有（）个选择控制器A.2B.3C.6D.8【参考答案】: B19.实现两个4位二进制数相乘的组合电路，其输入输出端个数应为（）A.4入4出B.8入8出C.8入4出D.8入5出【参考答案】: B。
“数字逻辑”试题样题英文
………密………封………线………以………内………答………题………无………效……电子科技大学数字逻辑设计及应用期末考试样题数字逻辑设计及应用课程考试题英文A卷（120分钟）考试形式：闭卷考试日期200 年月日课程成绩构成：平时20 分，期中20 分，实验0 分，期末60 分一、TO FILL YOUR ANSWERS IN THE “( )”（1’ X 5）1. An unused CMOS NAND gate input should be tied to logic ( ) or another input.2. DAC can proportionally convert ( ) input to analog signal output.512 3. A truth table for a ( ) input, 4-output combinational logic function could be stored in a 4 EPROM.4. The RCO output of 74X163 is asserted if and only if the enable signal ( )is asserted and the counter is in state …1111‟.5. If the signed-magnitude representation is（001101）2for one number, then it‟s 8-bit two‟s complement representation is（）2.二、Single selection problems: there is only one correct answer in the following questions.（2’ X 5）1、An 8-output demultiplexer has ( ) select inputs.A. 2B. 3C. 4D. 52、For a logical function ,which representation as follows is one and only（唯一）. ( )A. logic expressionB. logic diagramC. truth tableD. timing diagram3、In general, to complete the same function, compared to a MOORE machine, the MEALY machine has （）。
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Chapter 4【以下为老版教材（John F. Wakerly著）的题号】3.1 The Stub Series Terminated low Voltage logic (SSTV) family, used for SDRAM modules, defines a LOW signal to be in the range 0.0～0.7V, and a HIGH signal to be in the range 1.7～2.5V. Under a positive-logic convention, indicate the logic value associated with each of the following signal levels:(a) 0.0V (b) 0.7V (c) 1.7V (d) -0.6V(e) 1.6V (f) -2.0V (g) 2.5V (h) 3.3V(a) 0 (b) 0 (c) 1 (d) undefined(e) undefined (f) undefined (g) 1 (h) undefined3.2 Repeat exercise 3.1 using a negative-logic convention.(a) 1 (b) 1 (c) 0 (d) undefined(e) undefined (f) undefined (g) 0 (h) undefined3.5 True or false: For a given set of input values, a NAND gate produces the opposite output as a NOR gate.When the two inputs are different, it will be ture.3.9 For a given silicon area, which is likely to be faster, a CMOS NAND gate or a CMOS NOR?CMOS NAND will be faster than CMOS NOR.3.11 The circuit in Figure 3-1 is a type of CMOS AND-OR-INVERT gate. Try to wirte its logic expression and draw its logic diagram using the method Mr. yuan told you with AND and OR gates and inverters.Figure 3-1A B C D Z 0 X 0 0 1 X 0 0 0 1 -- -- -- -- 0∵ A • B = 0 且 (C + D) = 0 即 A • B + (C + D) = 0 ∴ Logic expression: Z = ( A • B + C + D )’Logic diagram:3.16 Which has fewer transistors, a CMOS inverting gate or a noninverting gate?CMOS inverting gate has fewer transistors.3.21 How much high-state DC noise margin is available in an inverter whose transfer characteristic under worst-case conditions is shown in Figure 3-2? How much low-state DC noise margin is available? Assume 1.5V and 3.5V thresholds for LOW and HIGH. (Hints : The thresholds voltage means a input voltage. That is to say: V ILmax =1.5V ，V IHmin =3.5V )Figure 3-2从图中可以看出，在输入为0~1.5V 的有效低态范围内，输出的高态范围为4.75~5V ，即V OHmin =4.75V ，在输入为3.5V~5V 的有效高态范围内，输出的低态范围为0~0.25V ，即V OLmax =0.25V 。
High-state DC noise margin = V OHmin - V IHmin = 4.75 - 3.5 = 1.25 (V)Low-state DC noise margin = V ILmax - V OLmax = 1.5 - 0.25 = 1.25 (V)(C + D) A • B 且3.27 For each of the following resistive loads, determine whether the output drive specifications of the 74HC00 over the commercial operating range are exceeded (use V OLmax = 0.33V ，V OHmin = 3.84V and V CC = 5.0 V). You may not exceed I OLmax (4mA) or I OHmax (4mA) in any state.(d) 470 Ω to V CC and 470 Ω to GND (f) 1.2k Ω to V CC and 820 Ω to GND(d) V Thev = Vcc ×R2 / (R1+R2)= 5 / 2 = 2.5VI Short = Vcc / R1 R Thev = V Thev / I Short = R1×R2 / (R1+R2) = 470 / 2= 235 Ω∵V OHmin = 3.84V ∴ I OH = (V OHmin -V ThevThev OHmax ∵V OLmax = 0.33V ∴ I OL = (V Thev - V OLmax ) / R Thev ≈ 9.2 mA> I OLmax = 4 mA 因此，超出了商用工作范围，不能驱动负载。
(f) V Thev = Vcc ×R2 / (R1+R2)= 5×820 / (1200+820)≈ 2.03V I Short = Vcc / R1R Thev = V Thev / I Short = R1×R2 / (R1+R2)= 1200×820 / (1200+820)≈ 487.13 Ω∵V OHmin = 3.84V ∴ I OH = (V OHmin -V Thev ) / R Thev ≈ 3.7 mA < I OHmax = 4 mA ∵V OLmax = 0.33V ∴ I OL = (V Thev - V OLmax ) / R Thev ≈ 3.5 mA < I OLmax = 4 mA 因此，没有超出商用工作范围，可以正常驱动负载。
3.37 A particular Schmitt-trigger inverter has V ILmax = 0.8 V, V IHmin = 2.0 V, V T+ =1.7 V, and V T - = 1.2 V. How much hysteresis does it have?Hysteresis = V T+ - V T - = 1.7-1.2 = 0.5V3.39 Discuss the pros and cons of larger versus smaller pull-up resistors for open-drain CMOS outputs.较小的上拉电阻：优点是输出电平在上升时较快，使得其工作运行的速度较快；缺点是在输出低电平时电源对地的电流较大，使得其功耗较大。
较大的上拉电阻：优点是在输出低电平时电源对地的电流较小，使得其功耗较小；缺点是输出电平在上升时较慢，使得其工作运行的速度较慢。
3.47 How many diodes are required for an n -input diode AND gate?n diodes are required.3.49 Compute the maximum fanout for each of the following cases of a TTL output driving multiple TTL inputs. Also indicate how much “excess” driving capability is available in the LOW or HIGH state for each case.( Refer to datasheets in Appendix of this document. )(a) 74LS driving 74AS (b) 74LS driving 74F(1) 根据数据表，74LS的I OLmax = 8 mA，74AS的I ILmax = -0.5 mA∴ Low-state Fan-Out = 8 / 0.5 = 1674LS的I OHmax = -400μA，74AS的I IHmax = 20μA∴ High-state Fan-Out = 400 / 20 = 20因此，总的最大扇出为16。
高态剩余驱动能力= (20-16)×20 = 80μA(b) 根据数据表，74LS的I OLmax = 8 mA，74F的I ILmax = -0.6 mA∴ Low-state Fan-Out = 8 / 0.6 ≈1374LS的I OHmax = -400μA，74F的I IHmax = 20μA∴ High-state Fan-Out = 400 / 20 = 20因此，总的最大扇出为13。
高态剩余驱动能力= (20-13)×20 = 140μA3.56 Compute the LOW-state and HIGH-state DC noise margins for each of the following cases of a TTL output driving a TTL-compatible CMOS input, or vice versa. ( Refer to datasheets in Appendix of this document. )(a) 74HCT driving 74LS (2) 74ALS driving 74HCT(1) 根据数据表，74HCT的V OHminT = 3.84V，74LS的V IHmin = 2.0V∴ High-state Noise Margin : 3.84 – 2.0 = 1.84V74HCT的V OLmaxT = 0.33V，74LS的V ILmax = 0.8V∴ Low-state Noise Margin : 0.8 – 0.33 = 0.47V(2) 根据数据表，74ALS的V OHmin = 2.7V，74HCT的V IHmin = 2.0V∴ High-state Noise Margin : 2.7 – 2.0 = 0.7V74ALS的V OLmax = 0.5V，74HCT的V ILmax = 0.8V∴ Low-state Noise Margin : 0.8 – 0.5 = 0.3V3.57 Compute the maximum fanout for each of the following case of a TTL-compatible CMOS output driving multiple inputs in a TTL logic family. Also indicate how much “excess” driving capability is available in the LOW or HIGH state for each case. ( Refer to datasheets in Appendix of this document. )(1) 74HCT driving 74LS (2) 74AHCT driving 74S(1) 根据数据表，74HCT的I OLmaxT = 4 mA，74LS的I ILmax = -0.4 mA∴ Low-state Fan-Out = 4 / 0.4 = 1074HCT的I OHmaxT = -4 mA，74LS的I IHmax = 20μA∴ High-state Fan-Out = 4000 / 20 = 200因此，总的最大扇出为10。