数电实验锁相环倍频器
锁相环-倍频使用Microsoft-Word-文档
3.5倍频电路相位－时间法的思想是将相位量转换为数字脉冲量，然后对数字脉冲进行测量而得到相位差值。
转换原理如下：两被测信号的相位差可表示为 ： T/T360∆=∆Φ（1）其中 ∆Φ为相位差，T ∆为相位差时间，T 为被测信号周期 数字测量时的表达式：)/f 360f N /T 360N m c （==∆Φτ（2）其中τ为计数脉冲周期，m f 为其频率，c f为被测信号频率，N 为计数值显然这个表达式包括乘法和除法，计算烦琐，利用单片机处理，固然可行，但是仔细观察式 ( 2 ) 就可发现，倘若分子部分360τ 与分母部分 T 可以消去，即1/T 360=τ 则 N=∆Φ， 也就是说计数器的值 N 即是相位差∆Φ ，这个假设成立的条件是T360=τ，用频率表示为cm1/f 360/f=，cm 360ff = ，即计数脉冲的频率为被测信号频率的360倍时，计数器的值就表示了相位差，显然此时测量的精度为1°。
若要使测量精度达到1°，仍然从相位差表达式出发，将相位差表达式进行变形 ：)/f 360f N m c （⨯=∆Φ(3)当cm 360ff = 时，计数器的值 N 除以10即为相位差值，则测量精度提高到1°。
基于相位－时间法原理的测量仪的原理框图如图1-3所示。
基准信号(电压信号)fr 经放大整形后加到锁相环的输入端，在锁相环的反馈环路中设置一个N=360的分频器，使锁相环的输出信号频率为360fr ，但相位与fr 相同，这个输出信号被用作计数器的计数时钟。
原理图如下：A计数为实现计数功能，本文提出三个方案。
方案一：用软件对大量的波形数据进行处理才能达到较高的精度，且采集时间间隔难以精确控制，如果要准确地捕捉到信号的极值，则要求每个信号周期内有足够多的采样点对波形进行细分。
因此，此方法主要适用于精度要求不是很高的情况，或者用于数字存储示波器中。
方案二：相位－电压法则是基于RC 电路的积分和ICL7136芯片的显示校正网络来实现相位差的测量和显示，其测量精度和稳定度都不够高。
锁相环倍频
锁相环倍频
锁相环倍频是一种电路技术，它可以将一个低频（如1 Hz）的输
入信号，转换成一个较高频（如100kHz）的输出信号。
锁相环倍频是
一种无源技术，它通过等效低通滤波器达到其目的，其中滤波器的输
出信号的频率会随着输入信号的频率而变化，从而产生锁相效果。
它
的工作原理是：使一个频率比较低的输入信号作为一个控制变量，引
导另一个信号（通常可以是一个正弦波）进行振荡，从而使其频率发
生倍频变化。
这种技术的扩展就是“倍频环”，它使用了脉冲链路来
实现从较低的频率到较高的频率的倍频效果。
锁相环倍频电路可以应用于一些特殊的电子设备，例如测距、卫星导
航以及无线通信等。
由于它的锁定特性，它也可以用在电源稳压器中，作为高效的调节器；用于精确的高频信号源，用于收发器等方面。
在数字信号处理领域中，它也可以用于实现高精度的时钟稳定器。
锁相环倍频电路可以实现良好的调节精度，并且可以节省能源，
因为它不需要外部的电源来支持其运作，而是由输入信号的同步来进
行控制，这也是这种电路的主要特征之一。
锁相环倍频电路的另一个
优势是其低噪声，由于它不需要外部电源，所以它不会产生多余的噪音。
除此之外，它的可靠性也很高，它的参数可以根据输入信号的变
化而变化，从而确保输出信号的准确性和稳定性，确保系统可以长期
正常运行。
总之，锁相环倍频是一种很有用的电路技术，它可以使输入信号
以倍频的方式输出，因此在很多应用范畴中都可以发挥重要作用，极
大地提升了设备的性能和可靠性。
基于数字锁相环的同步倍频器设计
一、主要内容与要求1.掌握应用电子设计自动化（EDA）技术设计电子系统的方法；2.采用超高速集成电路硬件描述语言（Verilog）设计一种基于数字锁相环的倍频器；3.重点设计数字环路滤波器和数控振荡器；4.利用计算机仿真技术进行验证；5.阅读并翻译3000单词以上的英文资料。
二、主要技术要求n倍频；2 1.系统能够实现输出信号为输入信号的2.改变系统参数可以得到不同的倍频信号，且始终能够使输出信号与输入信号保持同步；3.用Verilog语言编写设计程序，利用计算机仿真予以验证。
三、研究方法1.在查阅大量技术资料的基础上，进行设计方案的比较；2.确定全数字锁相环系统的设计方案；3.采用自顶向下的设计方法，进行系统模块的划分，并确定用Verilog设计各功能模块的算法；4.编写系统设计程序，并进行仿真验证，经过反复修改使电路系统达到设计要求。
四、工作进度安排1.2012年12月学习掌握Verilog设计技术，收集和整理与毕业设计有关的资料；2.2013年1月在分析和整理资料的基础上写开题报告，确定设计方案和研究技术路线；3.2013年3月完成环路滤波器和数控振荡器的设计与仿真；4.2013年4月完成全数字倍频器的系统设计与仿真；5.2013年5月撰写毕业设计说明书和准备毕业答辩稿；6.2013年6月初毕业答辩。
指导教师南华大学本科生毕业设计（论文）开题报告设计（论文）题目基于数字锁相环的同步倍频器设计省部级课题设计（论文）题目来源起止时工程设计2012.12013.6设计（论文）题目类一、设计（论文）依据及研究意义锁相(phase-locked loop是一种反馈控制电路，作用是实现设备外部输入信号与内部的震荡信号同步其基本组成包括鉴相 phasedetector环路滤波器loopfilter）和压控振荡器 voltagecontroloscillato）倍频器frequencymultiplie）是使输出信号频率等于输入信号频率整倍的电路利用非线性电路产生高次谐波或者利用频率控制回路都可以构成倍器倍频器也可由一个压控振荡器和控制环路构成它的控制电路产生一控制压，使压控振荡器的振荡频率严格地锁定在输入频f的倍乘fnf因为非线性变换过程中产生的大量谐波使输出信号相位不稳定所以其构的倍频器，倍频噪声较大。
锁相环实现倍频的原理是什么？锁相环的组成及倍频的三种方法解析
锁相环实现倍频的原理是什么？锁相环的组成及倍频的三种方法解析锁相环的组成部分锁相环主要由压控振荡器，鉴相器，低通滤波器，以及参考频率振荡器组成。
压控振荡器主要实现电压与频率的变换，鉴相器主要实现把压控振荡器的频率与参考频率振荡器的频率进行比较。
低通滤波器主要是滤除信号中的高频分量，参考频率振荡器提供参考频率。
锁相环是如何实现倍频的？原理是什么？当锁相环处于锁定状态时，鉴相器（PD）的两输入端一定是两个频率完全一样但有一定相位差的信号。
如果它们的频率不同，则在压控振荡器（VCO）的输入端一定会产生一个控制信号使压控振荡器的振荡频率发生变化，最终使鉴相器（PD）的两输入信号（一个是锁相环的输入信号Vi，一个是压控振荡器的输出信号V o）的频率完全完全一样则环路系统处于稳定状态。
倍频电路
基于此原理，如果在VCO之后，加一个分频器（n分频），在反馈回锁相环输入端，此时输出信号为原来的n倍。
倍频的三种方法1、傅里叶法
这是一种最简单的模拟信频方式及它采用了傅里叶级数。
每一个周期性的信号能定义为一个基频及它的谐波部分的和。
如果你变换振荡器的正弦波输出为方波，那么你能用下面的关系式：
下一步你必须选择这正确的次谐波。
你用一个带通滤波器去衰减其它部分来选择要的部分。
注意：此法仅适用于低频。
2、锁相环法
这是一种最简单的倍频方法。
在这个方法中，输出频率不是直接是基准频率的倍频，但出。
锁相环调频及锁相环调频发射与接收实验实验报告
锁相环调频及锁相环调频发射与接收实验实验报告沈凯捷101180101锁相环调频实验一. 实验目的1．加深对锁相环基本工作原理的理解。
2．掌握锁相环同步带、捕捉带的测试方法，增加对锁相环捕捉、跟踪和锁定等概念的理解。
3．掌握集成锁相环芯片NE564的使用方法和典型外部电路设计。
1.理解用锁相环实现调频的基本原理。
2.掌握NE564构成调频电路的原理和调试，测试方法。
二、实验使用仪器1．NE564锁相和调频实验板2．100MHz泰克双踪示波器3. FLUKE万用表4. 高频信号源5. 低频信号源三、实验内容1. 压控振荡器的测试。
2 . 同步带和捕捉带的测量。
3. 调频信号的产生和测量。
四、实验步骤1. 压控振荡器的测试（1）在实验箱主板上插上锁相环调频与测试电路实验模块。
接通实验箱上电源开关，电源指标灯点亮。
（2）把跳线S1，S2，S5，S6，S7断开，S3，S4合上。
单独测试压控振荡器的自由振荡频率。
将双排开关S8的4端合上，此时8200pF 的固定电容接入12，13脚之间，用示波器观察TP2处的波形（压控振荡器的输出端），并测量此时的振荡频率。
调节滑动变阻器W1的值，观察振荡频率是否有变化，并思考原因。
然后调节可变电容CW ，观察振荡频率的变化范围，并记录。
将双排开关S8的3端合上，此时820pF 的固定电容接入12，13脚之间，用示波器观察TP2处的波形（压控振荡器的输出端），并测量此时的振荡频率。
调节滑动变阻器W1的值，观察振荡频率是否有变化，并思考原因。
然后调节可变电容CW ，观察振荡频率的变化范围，并记录。
将双排开关S8的2端合上，此时82pF 的固定电容接入12，13脚之间，用示波器观察TP2处的波形（压控振荡器的输出端），并测量此时的振荡频率。
调节滑动变阻器W1的值，观察振荡频率是否有变化，并思考原因。
然后调节可变电容CW ，观察振荡频率的变化范围，并记录。
将双排开关S8的1端合上，此时22pF 的固定电容接入12，13脚之间，用示波器观察TP2处的波形（压控振荡器的输出端），并测量此时的振荡频率。
数字锁相环在倍频电路中的应用
数字锁相环在倍频电路中的应用【摘要】：文章简述了锁相环的发展和组成，重点介绍了数字锁相环PE3236的内部组成，并分析了利用PE3236、二分频器、四分频器以及环路滤波器、压控振荡器组成的倍频电路，并且对环路滤波器和环路特性作了简要说明，从而给出了一种实现了频率合成的更加优化的方法。
【关键词】：PE3236; 单片数字锁相环(PLL); 环路滤波器(LF); 压控振荡器(VCO); 单片分频器中图分类号:TN742.1文献标识码：A 文章编号：1002-6908(2008)0110034-011. 引言锁相环最初用于改善电视接收机的行同步和帧同步，以提高抗干扰能力。
锁相原理在数学方面,早在30年代无线电技术发展的初期就已经出现。
1932年贝尔赛什(Bellescize)第一次公开发表了锁相环路的数学描述,用锁相环路提取相干载波来完成同步检波。
到了40年代电视接收机中的同步扫描电路中开始广泛的应用锁相技术,使电视图像的同步性能得到很大改善。
进入50年代，随着空间技术的发展,由杰斐(Jaffe)和里希廷(Rechtin)利用锁相环路作为导弹信标的跟踪滤波器获得成功,并首次发表了包含噪声效应的锁相环路线性理论分析的文章,同时解决了锁相环路最佳化设计问题。
在60年代,维特比(Viterbi)研究了无噪声锁相环路的非线性问题,并发表了”相干通信原理”一书。
到了70年代林特塞(Lindscy)和查里斯(Charles)进行了由噪声的一阶、二阶及高阶锁相环路的非线性理论分析,并做了大量实验以充实理论分析。
2. 基本原理锁相技术是实现相位自动控制的一门学科，锁相环是能使受控振荡器的频率和相位均与输入信号保持确定关系的闭环电子电路。
它由鉴相器、环路滤波器和压控振荡器组成。
鉴相器用来鉴别输入信号Ui与输出信号Uo之间的相位差，并输出误差电压Ud 。
Ud 中的噪声和干扰成分被低通性质的环路滤波器滤除，形成压控振荡器（VCO）的控制电压Uc。
锁相环倍频
锁相环倍频
锁相环倍频(PLL)是一种常见的用于振荡信号放大和同步的电子电路。
它有助于把一个参考振荡器的频率转换成另一个频率，特别是在电视、广播、雷达和通信系统中，用于传输或接收信号。
它具有灵活性、简单的操作、易于维护的特点，在很多领域得到了广泛的应用。
锁相环倍频是一种基于振荡器的控制系统，主要由一个信号检测器（检测信号频率、相位等）、一个比较器（生成检测器输出信号的差异）、一个控制器（根据比较器输出信号作出反应）、一个调节器（调整振荡器的频率，以达到原有参考频率）和一个振荡器（按照控制器控制的频率工作）组成。
当一个参考信号的频率由振荡器产生时，检测器将检测它的频率和相位，并将该信号输出给比较器。
随后，比较器将检测器的输出与参考信号比较，并将不同之处输出给控制器。
最后，控制器将根据差异来控制调节器以调节振荡器的频率，直到检测器输出和参考信号完全一致为止。
由于锁相环倍频能够快速有效地将参考信号的频率转换成另一个频率，因此在很多领域得到了广泛的应用，包括电视、广播、雷达和无线通信系统等。
它可以帮助系统提高信号的质量，使接收到的信号易于识别。
此外，它还可以提高系统避免出现谐振现象，从而提高系统的稳定性。
锁相环倍频
锁相环倍频锁相环倍频是一种常用的频率合成技术，可以将输入的信号倍频到更高的频率。
它在现代通信、雷达、微波、光纤通信等领域中得到广泛应用。
本文将对锁相环倍频的原理、应用和实现进行详细阐述。
一、锁相环倍频的原理锁相环倍频是利用锁相环的稳定性和反馈控制能力来实现的。
锁相环由一个相频比较器、一个电压控制振荡器（VCO）、一个相位误差检测器、滤波电路和一个反馈回路组成。
1.相频比较器：将输入信号和VCO的输出信号进行比较，得到相位误差信号。
2.VCO：根据相频比较器输出的相位误差信号，调整自身的频率。
3.相位误差检测器：检测VCO输出信号的相位与输入信号的相位之间的差异。
4.滤波电路：将相位误差信号进行滤波处理，得到控制VCO频率的电压信号。
5.反馈回路：将滤波电路输出的电压信号反馈给VCO，控制VCO的频率与输入信号的频率保持一致。
锁相环倍频的工作原理是通过调整VCO频率，使得反馈回路能够将输入信号与VCO输出信号的相位保持恒定，从而实现对输入信号的倍频。
二、锁相环倍频的应用锁相环倍频广泛应用于各种需要高稳定性和高精度的频率合成系统中。
下面介绍几个典型的应用场景。
1.通信领域：在无线通信中，锁相环倍频可以将基带信号倍频到射频频率，用于信号的调制和解调。
它可以使得信号频率更高，提高通信信号的传输距离和抗干扰能力。
2.雷达系统：在雷达系统中，锁相环倍频可以将低频信号倍频到微波频率，用于雷达的脉冲压缩和信号处理。
它可以提高雷达系统的分辨率和目标检测能力。
3.光纤通信：在光纤通信系统中，锁相环倍频可以将低频光信号倍频到高频光信号，用于光时钟的生成和光信号的调制。
它可以实现光信号的稳定传输和高速通信。
三、锁相环倍频的实现锁相环倍频的实现需要选择合适的锁相环参数和设计合理的电路结构。
下面介绍几种常用的锁相环倍频实现方案。
1.模拟锁相环倍频：模拟锁相环倍频使用模拟电路实现，具有延迟小、稳定性好等特点。
它适用于频率较低的应用场景，如音频信号的倍频。
锁相环分频倍频的应用原理
锁相环分频倍频的应用原理一、引言锁相环（Phase-Locked Loop，PLL）是一种常用的电子电路，它在现代通信、测量和控制系统中扮演着重要的角色。
锁相环可以实现信号的频率合成、频率转换和时钟恢复等功能。
其中的分频倍频功能在电子系统设计中得到广泛应用。
本文将介绍锁相环分频倍频的应用原理。
二、锁相环简介锁相环是由相位比较器、低通滤波器和波形整形器等组件组成的反馈系统，其输出信号与参考信号处于稳定的相位关系。
通过调节控制电压，锁相环能够跟踪输入信号的相位差，并使输出信号达到稳定的相位同步。
锁相环在通信系统中常用于时钟同步、频率合成和信号调理等应用。
三、锁相环的分频倍频功能锁相环中的分频倍频功能可以将输入信号的频率转换为所需的频率。
分频倍频是通过将输入信号在锁相环内部的振荡器中进行调整实现的。
以下是锁相环分频倍频的应用原理的具体步骤：1.输入信号分频：通过将输入信号分频，将其频率降低至锁相环振荡器可接受的范围。
一般情况下，使用分频器将输入信号频率降低到锁相环的工作范围内。
2.锁相环稳定：一旦输入信号的频率降低至锁相环可以处理的范围，锁相环开始跟踪输入信号。
通过比较输入信号和锁相环输出信号，相位比较器产生一个方向性的误差信号。
3.低通滤波：误差信号经过低通滤波器，滤除高频成分，获得稳定的控制电压。
该控制电压用于调节振荡器的频率，使其与输入信号的相位保持一致。
4.波形整形：控制电压经过波形整形器，将其转换为输出信号。
波形整形器通常将控制电压转换为方波，用于驱动输出信号的数码电路。
5.输出信号倍频：通过在输出信号路径中添加倍频电路，将波形整形之后的信号进行倍频。
倍频电路可以是原理上简单的倍频器，也可以是数字信号处理器实现的复杂倍频算法。
四、应用实例锁相环的分频倍频功能在很多电子系统中得到广泛应用。
以下列举几个应用实例：•频率合成器：通过将输入信号分频和倍频，锁相环可以根据需求合成所需的输出频率。
在无线通信系统中，频率合成器常用于产生无线信号的载波频率。
锁相环与频率合成器实验讲义
锁相与频率合成技术实验讲义桂林电子科技大学通信实验中心实验一锁相环实验一、实验原理锁相环路实质是一个负反馈的相位差自动调节系统。
1、锁相环路的构成图1 锁相环基本框图1（1）鉴相器鉴相器是相位差转换成电压的变换器（θe / V变换器、相差/电压变换器），它把两个信号U2（t）和U1（t）的相位进行比较，产主对应于两个信号相位差θe的误差电Ud（t）。
图2(a) 鉴相器模型23图2（b ）异或门鉴相曲线 图2（c ）数字比相器的鉴频鉴相曲线4如图2（c ）的数字比相器，其特性可以理解为：① 对于相位跳变信号，如f1输入已调2PSK 信号，f2输入载波信号，则鉴相器的输入输出信号为：图3 f 1 ：PSK 信号图4 f 0： 载波信号图5 f 1 与f 0 的相差θe图6 鉴相器的输出电压Ud②对于频率跳变信号，如f1输入已调2FSK信号，由高低频率f H、f L组成，f2输入f L信号，则鉴相器的输入输出信号为：图7 f1：FSK信号图8 f0：FSK的f L信号图9 f1与f0 的相差θe5（2）环路滤波器环路滤波器的作用是滤除误差电压Ud（t）中的进行积分，以保证环路所要求的性能，增加系统的稳定性。
环路滤波器常用的类型有RC积分滤波器，无源比例积分滤波器，有源比例积分滤波器。
（3）压控振荡器VCO的技术指标：中心频率、频率变化范围、频率稳定度、相位噪声、压控线性度、压控灵敏度。
图11 压控振荡器控制电压/ 输出频率（Uc－ωO）特性曲线6同步带与捕获带同步带的测量方法：环路锁定之后，缓慢提高信号源的输入频率，直到输入输出频率不相等，测出Δωh H ；用同样方法测量Δωh L ，环路锁定之后，降低信号源的输入频率，直到输入输出频率不相等，测出ΔωL 。
图20 PLL同步带范围78同步带的测量方法：由于频率太低引起环路失锁之后，缓慢提高信号源的输入频率，直到输入输出频率不相等，测出Δωp H ；用同样方法测量Δωp L 。
一种实用的利用锁相环实现的倍频电路
维普资讯
２０ ０ ３年第 ９期
福
建
电
脑
可 以看 出谈 系统 的响 应非 常快 ， 有超 调 ， 随机 扰 动下 的 没 在
稳 态误差也 非 ＇ 小 。 Ｉ 基 于上述 仿 真结 果 ，我 们 将该方 法 应用 于恒 温箱 的 温度控 制中取 得 了令人 满意 的效 果 。该恒 温箱 被用 于某 化学 反应 过程 的恒沮 控制 ，其 温控 系统 的具 体性 能指 标为 ：控 制精 度 为 （ 一 ０ ５Ｃ，． ￣ （ ． ￣ ０ ５Ｃ） 沮度控 制范 围为 ４ ℃ 一１ ０Ｃ） 控制 响应 时间 以 ｏ ０￣ ； 对 ｊ 在 非 受控 状 态 下 达 到 相 同预 定状 态 点 的最 快 响 应 时 间 为 ｜ 巴 准。 硬件 上我们 采 用的是 西 门子 ｓ 在 ７—３ ０系列 Ｐ Ｃ作 下位 机 ， ０ Ｌ 普 通 的研祥工 控 机作上 位机 。考虑 到 Ｇ Ｃ算法 中含 有高 阶矩 阵 Ｐ 求 逆 的运算 ， 用低 级语 言编 程难 以实 现 ， 我们 的算法 程序 主要 用 Ｖ Ｃ＋＋在 上位机 中实 现 。 每个 扫描 周期 中 Ｐ Ｃ先 把采 样信 号 在 Ｌ
图 ２ Ｐ 控制效 果 图 Ⅲ ◆ 考 文奠
【】 Ｉ Ｃｍｌ ＤＷ． ｅｔ ｌ ｉ Ｃ ｎｔ ｌｅ ｅｅ ｉｇｈｒ ｏ ｒｄｃ ｖ ｏ ｔ １１ Ｅ Ｐｏ—Ｄ １ ９ 。 ３ （ ： ４ ｉ ｍ Ｓ ａｔ ｉ ｒ ｅｓｒ ｎ ｄｒｃｄｎ ｏｉ ｎｐｅ ｉｔ ｅＣ ｎｒ ．Ｅ ｒ ｏａ ． ａ ｚ ｉ ｏ ９ ２ １ ８ ４）３ ７—３ ４ ５２
1脚phil为信号输入端3脚phi2为比较信号输入靖2脚pho1是相位比较器1的输出端13脚pho2是相位比较嚣2的输出靖1脚pho3为相位输出端当环?入锁时为膏电平环?失锁时为低电平此端通过晶体管去驱动发光二极管可构成人锁状态指示电?人锁时灯亮
锁相环倍频
锁相环倍频锁相环倍频是一种常用的电路技术，用于产生高频时钟信号或频率合成。
它是利用锁相环(Phase-Locked Loop，简称PLL)的特性来实现的。
锁相环倍频的原理是通过反馈的方式，将输入信号与本地时钟信号进行比较，并将误差信号通过滤波、放大等环节处理后，再输入到VCO(Voltage-Controlled Oscillator)中，通过调节VCO的频率，使其与输入信号的频率同步。
这种方式可以实现输入信号与本地时钟信号的频率倍增，从而达到倍频的目的。
锁相环倍频的基本结构包括相平衡器(Phase Detector)、环形滤波器(Loop Filter)、控制电压产生器(Control Voltage Generator)和VCO等组成。
其工作过程如下：1. 相平衡器将输入信号与本地时钟信号进行比较，产生误差信号。
2. 误差信号经过环形滤波器，滤除高频噪声，得到平稳的控制电压。
3. 控制电压通过控制电压产生器转换成电流信号，进一步输入到VCO 中。
4. VCO根据控制电流信号的大小，调节自身的频率，使其与输入信号的频率同步。
5. 经过一段时间后，锁相环达到稳定状态，输出的时钟信号的频率是输入信号频率的倍数。
锁相环倍频技术有许多应用，其中包括：1. 高速通信系统：在光纤通信和无线通信中，为了实现高速数据传输，需要产生高精度的时钟信号。
锁相环倍频可以通过将低频的参考时钟倍频到高频，从而满足高速通信系统对时钟信号精度和稳定性的要求。
2. 数字信号处理(DSP)：在数字信号处理中，需要对输入信号进行采样和处理。
锁相环倍频可以用来产生高速的采样时钟信号，从而实现高速、高精度的信号处理。
3. 电源管理：在电子设备中，为了提高能源利用效率和延长电池寿命，通常会使用功率管理芯片来控制电源的供电。
锁相环倍频可以用于产生稳定的时钟信号，从而精确控制供电频率，实现电源管理的功能。
4. 音频频率合成：在音频设备中，为了产生不同频率的音频信号，通常使用频率合成器。
4046锁相环
4。
4 数字锁相环锁相环（PLL）电路是一种反馈控制电路。
图1-37所示是基本锁相环电路的框图。
当相位比较器的两个输入的相位差（θi－θo）不变时，这两个信号的频率一定相等，即fi=fo 从而实现输出信号的频率和相位对输入信号的频率和相位的自动跟踪.图1- 1 基本锁相环电路框图根据实际需要,对基本锁相环电路做相应的改动，增加必要的其他电路，人们设计出了有各种各样用途的锁相环电路。
锁相环电路在通讯、仪器、机电控制的领域有着十分广泛的应用。
在锁相环电路中,若相位比较器的功能是比较两个模拟信号，压控振荡器输出的是正弦波，则称其为模拟锁相环电路；若相位比较器的功能是比较两个方波信号，压控振荡器输出的是方波,则称其为混合型锁相环电路(因为，低通滤波器通常总是模拟电路)，亦称其为数字锁相环电路。
4。
4。
1．数字锁相环集成电路74HC4046本实验使用数字锁相环集成电路74HC4046。
图1—38是其的电路原理示意图。
由图可见，它由一个方波压控振荡器(VCO）和三个相位比较器。
三个相位比较器分别是：异或相位比较器(NOR），即PC1，其相位锁定范围为0～180°；相位—频率比较器（PFD），即PC2，其相位锁定范围为—360°~360°；JK触发相位比较器（JK），即PC3，其相位锁定范围为0~360°。
图1- 2 74HC4046的电路原理示意图在使用相位比较器的选择方面，PC1是比较容易锁定的，但要求输入的信号是50%占空比，或者是一个波形较好的小信号正弦波。
如果有条件达到这个要求，尽可能使用PC1。
不对称的大信号如能得到一个比要求输出倍频的基准，用一个触发器分频就可以得到很严格的50%占空比。
如果没有条件得到50%占空比，就要考虑用PC2以得到稳定的锁相。
对照图1—37可知，图1—38所示电路的框图就是图1-37.其使用的相位比较器是PC2，R3、R4、C2组成低通滤波器，其传递函数K f（s)与K p、K o/s、K n将确定环路的动态特性，R1、C1将确定锁相输出的频带范围，R2、C1将确定输出的频率偏移。
锁相环(史)
RS
QD QC QB QA
74LS90 cBp1 cpA0
RS
被测信号
b
PH I 2 a PH I1
CD4046
c
VCOo
反相器的作用
✓ 左边的反相器：因为74LS374是上升沿触发 ✓ b为什么要为Q3的反相信号？
Q3的特点是高电平持续时间短，低电平时间持续时间 长，如果a为高电平，b为低电平，则锁相环相位器不 好比较，所以将Q3取反。
• 本锁相环电路选择了相位比较器2（PC2）， 锁相环路锁定在压控振荡器中型频率处时 输入输出的相位差为0。所以R4是不可以省 去的。
实验内容三 、 用CC4046、74LS90、 74LS00组成一个倍频电路（其倍频数N=1 －10可选）
用锁相环实现倍频的原理
fcoN'fco
实验步骤：
（1）用74LS90设计一个十进制计数器，测绘各关键点的波 形， （注意触发源的选择）。
• 集成数字锁相环内通常至少包含压控振荡器VCO和相位比较器PC。 • 本实验使用HCT4046。
• PIN DESCRIPTION
• PIN NO. SYMBOL NAME AND FUNCTION
锁相环原理以及倍频分频实现
锁相环原理以及倍频/分频实现A phase-locked loop(PLL)is a closed-loop frequency-control system based on the phase difference between the input clock signal and the feedback clock signal of a controlled oscillator.Figure1shows a simplified block diagram of the major components in a PLL.The main blocks of the PLL are the phase frequency detector(PFD),charge pump,loop filter, voltage controlled oscillator(VCO),and counters,such as a feedback counter(M),a pre-scale counter(N),and post-scale counters(C).注.锁相环是一种基于输入信号与输入信号反馈给振荡控制器的信号之间的相位差的闭环频率控制系统.图1展示了锁相环的基本原理框图。
图中的PLL主要由鉴相器（PFD），电荷泵，回路滤波器，压控振荡电路（VCO）,计数器（反馈技术器M，预分频技术器N，后分频C）.Figure1.Block Diagram of a PLLPLLs in Altera®FPGAs align the rising edge of the reference input clock to a feedback clock using the PFD.The falling edges are determined by the duty-cycle specified by the user.The PFD detects the difference in phase and frequency between the reference clock and feedback clock inputs and generates an“up”or“down”control signal based on whether the feedback frequency is lagging or leading the reference frequency.These“up”or“down”control signals determine whether the VCO needs to operate at a higher or lower frequency,respectively.注.Altera FPFG芯片内的PLL中,在每个参考时钟的上升沿将通过鉴相器(PFD)产生一个反馈时钟信号.由用户指定的占空比来决定时钟的下降沿.PFD检测参考时钟与反馈时钟之间的频率差以及相位差并产生”up”或”down”的控制信号.这个控制信号表征着反馈信号是超前还是落后于参考时钟信号.这两种不同的信号决定着压控振荡器(VCO)是否需要提高频率或者降低频率.The PFD outputs these“up”and“down”signals to a charge pump.If the charge pump receives an up signal,current is driven into the loop filter.Conversely,if it receives a down signal,current is drawn from the loop filter.注.PFD产生的”up”,’’down”将输出给电荷泵,如果电荷泵接收到的是”up”信号,电流将进入环路滤波.相反的将从环路滤波器中吸取电流.The loop filter converts these signals to a control voltage that is used to bias the VCO.Based on the control voltage,the VCO oscillates at a higher or lower frequency,which affects thephase and frequency of the feedback clock.If the PFD produces an up signal,then the VCO frequency increases.A down signal decreases the VCO frequency.The VCO stabilizes once the reference clock and the feedback clock have the same phase and frequency.The loop filter filters out jitter by removing glitches from the charge pump and preventing voltage over-shoot.注.环路滤波将”up””down”信号准换为压控信号传递给压控振荡器.并控制压控振荡器的振荡频率.如果PFD产生的是”up”信号,VCO将提高振荡频率,相反减少振荡频率.直到参考时钟信号与反馈时钟信号具有相同的振荡频率以及相位.环路滤波器将滤除电荷泵产生的噪声振荡并且防止电压过载.When the reference clock and the feedback clock are aligned,the PLL is considered locked.To注.当参考频率与反馈频率一致的时候,PLL被称为锁定.A divide counter(M)is inserted in the feedback loop to increase the VCO frequency above the input reference frequency.VCO frequency(F VCO)is equal to(M)times the input reference clock(F REF).The PFD input reference clock(F REF)is equal to the input clock(F IN)divided by the pre-scale counter(N).Therefore,the feedback clock(F FB)applied to one input of the PFD is locked to the F REF that is applied to the other input of the PFD.The VCO output feeds post-scale counters which allow a number of harmonically related frequencies to be produced within the PLL.注.反馈回路上插入一个除法器(M)可以在参考时钟频率的基础上实现M倍频.PFD的输入频率等于输入频率/N.The output frequency of the PLL is equal to the VCO frequency(F VCO)divided by thepost-scale counter(C).In the form of equations:•F REF=F IN/N•F VCO=F REF×M=F IN×M/N•F OUT=F VCO/C=(F REF×M)/C=(F IN×M)/(N×C)where:•F VCO=VCO frequency•F IN=input frequency•F REF=reference frequency•F OUT=output frequency•M=counter(multiplier),part of the clock feedback path•N=counter(divider),part of the input clock reference path•C=post-scale counter(divider)。
锁相环倍频器的实训报告
一、实训目的通过本次实训，使学生掌握锁相环倍频器的基本原理、设计方法和实验技能，提高学生运用理论知识解决实际问题的能力，培养学生的动手操作能力和团队协作精神。
二、实训内容1. 锁相环倍频器的基本原理锁相环倍频器是一种能够将输入信号频率进行整数倍放大的电路。
它主要由压控振荡器（VCO）、鉴相器（PD）、低通滤波器（LPF）和分频器组成。
当输入信号与VCO的输出信号之间存在相位差时，PD将这个相位差转换为误差电压，通过LPF滤波后，控制VCO的频率，使VCO的输出信号与输入信号保持同步，从而达到倍频的目的。
2. 锁相环倍频器的设计（1）选择合适的VCO：根据输入信号的频率和所需的倍频次数，选择合适的VCO，确保VCO的频率范围满足设计要求。
（2）设计鉴相器：鉴相器的作用是检测输入信号与VCO输出信号的相位差，并将相位差转换为误差电压。
常用的鉴相器有乘法鉴相器和相位比较鉴相器。
（3）设计低通滤波器：低通滤波器的作用是滤除误差电压中的高频分量，使其平滑，以便控制VCO的频率。
常用的低通滤波器有RC滤波器和有源滤波器。
（4）设计分频器：分频器的作用是将VCO的输出信号进行分频，得到所需的倍频信号。
常用的分频器有数字分频器和模拟分频器。
3. 锁相环倍频器的实验（1）搭建实验电路：根据设计好的电路图，搭建锁相环倍频器实验电路。
（2）测试电路性能：使用示波器、频率计等仪器，测试电路的输出信号频率、相位噪声、频率稳定度等性能指标。
（3）分析实验结果：根据实验数据，分析电路性能，找出存在的问题，并提出改进措施。
三、实训过程1. 实验准备（1）查阅相关资料，了解锁相环倍频器的基本原理、设计方法和实验技巧。
（2）熟悉实验设备和仪器，了解其性能和操作方法。
（3）设计实验电路图，列出所需元器件清单。
2. 搭建实验电路（1）按照实验电路图，连接电路元器件。
（2）检查电路连接是否正确，确保电路安全可靠。
3. 测试电路性能（1）使用示波器观察VCO的输出信号波形，记录频率、相位噪声等数据。
锁相实验
专业实验报告实验名称锁相技术实验实验时间2009年01 月14日姓名学号指导老师实验一用锁相环实现二倍频一、实验目的与要求：1.认识面包板并掌握其使用。
2.掌握锁相环的基本原理和D触发器的工作原理。
3.掌握利用锁相环设计倍频器的基本原理。
4.认识芯片CD4046的基本功能和外部链接电路。
5.利用CD4046和74HC74 D触发器构成倍频器。
二、实验内容：用74HC74实现一个二分频，再用CD4046BC芯片实现一个锁相环，然后将二分频接入锁相环VCO的输出与鉴相器的输入之间，搭建相应的电路实现对输入信号的二倍频。
三、实验过程及结果：1. 利用74HC74实现二分频(1) 根据74HC74的管脚分配图，分析D触发器的原理，通过把Q反馈到输入Q，输入信号接到时钟输入CP就可以实现时钟二分频。
其管脚分配图如图1.1所示。
图1.1 74HC管脚图(2) 在面包板板上按所设计的电路图连接电路，注意：74HC74的电源是5V 。
(3) 将输入信号（10in f kHz =的方波）接入电路，利用双通道跟踪示波器同时观察输入信号与输出信号的波形，发现输出信号的频率是输入信号频率的1/2，即此电路实现了对时钟二分频。
示波器波形如图1.2所示。
图1.2 二分频波形（上面的波形是分频后的波形）2. 利用CD4046实现信号跟踪(1) 根据设定的信号频率计算出相关的参数选择合适器件。
环路滤波器：令10in f f kHz ==，则有432110s R C fτ-===，所以取：31R kHz =，20.1(104)C F μ=即。
压控振荡器：401101510R C f τ-==⨯=，110R k ≥Ω ，150C pF ≥，11200.01(103)R k C F μ∴=Ω=取，即。
(2) 在面包板板上按资料说给出的电路图连接电路。
如图1.3所示。
图1.3 倍频器电路图(3) 将输入信号（10in f kHz =的方波）接入电路，利用双通道跟踪示波器同时观察输入信号与输出信号的波形，发现他们的频率一致，有一定的相位偏差，即此电路实现了跟踪。
基于数字锁相环的同步倍频器设计
一、主要内容与要求1.掌握应用电子设计自动化（EDA）技术设计电子系统的方法；2.采用超高速集成电路硬件描述语言（Verilog）设计一种基于数字锁相环的倍频器；3.重点设计数字环路滤波器和数控振荡器；4.利用计算机仿真技术进行验证；5.阅读并翻译3000单词以上的英文资料。
二、主要技术要求1.系统能够实现输出信号为输入信号的2n倍频；2.改变系统参数可以得到不同的倍频信号，且始终能够使输出信号与输入信号保持同步；3.用Verilog语言编写设计程序，利用计算机仿真予以验证。
三、研究方法1.在查阅大量技术资料的基础上，进行设计方案的比较；2.确定全数字锁相环系统的设计方案；3.采用自顶向下的设计方法，进行系统模块的划分，并确定用Verilog设计各功能模块的算法；4.编写系统设计程序，并进行仿真验证，经过反复修改使电路系统达到设计要求。
四、工作进度安排1.2012年12月学习掌握Verilog设计技术，收集和整理与毕业设计有关的资料；2.2013年1月在分析和整理资料的基础上写开题报告，确定设计方案和研究技术路线；3.2013年3月完成环路滤波器和数控振荡器的设计与仿真；4.2013年4月完成全数字倍频器的系统设计与仿真；5.2013年5月撰写毕业设计说明书和准备毕业答辩稿；6.2013年6月初毕业答辩。
指导教师南华大学本科生毕业设计（论文）开题报告南华大学电气工程学院毕业设计摘要：随着数字通信系统的高速发展，数字锁相环的应用也越来越广。
由于非线性电阻构成的倍频器，倍频噪声较大,而为了满足倍频噪声小的的需求，本文通过应用EDA技术设计电子系统的方法，采用硬件描述语言Verilog，设计了一种基于数字锁相环的同步倍频器系统。
该系统经过Quartus II软件的仿真以及验证，实现了输出信号为输入信号的2^n倍频的功能，改变系统参数也可以得到不同倍频信号，而且始终能使输出信号与输入信号保持同步。
故该系统能够减少因倍频次数高而产生的倍频噪声，但有时会出现相位失锁等问题。
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实验11 锁相环倍频器
121180166 琛
一、实验目的
1学习数字锁相环集成电路，锁相环倍频器的基础知识。
2根据数字锁相环74HC/HCT4046的数据手册，分析、设计数字锁相环倍频器，学习根据集成电路数据手册分析、设计电路的的一般方法。
二、实验器材
双踪示波器、方波信号发生器、数字万用表、CD4046、74LS47。
三、实验预习、研究、思考题
1 锁相环锁定与失锁的标志是什么？如何用示波器来判断？
答：锁定的标志是输出信号和输入信号频率相同，仅有相位的不同。
用示波器判断，可以调节输入电压，若输出信号与输入信号相位差不变化，频率一致，即两信号相对稳定，则完成锁相。
2 锁相环的锁定围主要由哪些因素决定？
答：由CD4046技术手册可知，期锁定围由R1、R2、C1三个主要参数决定。
具体值要看这三个参数的关系图。
其中，C1、R1决定中心频率，R2、C1决定最低频率，R1、R2决定最高频率和最低频率比值。
3 CD4046有两个相位比较器，有何区别？74HC4046有3个相位比较器，有何区别？
答：对于CD4046，两个相位比较器分别为异或相位比较器（NOR ）即PC1，其相位锁定围为0——180°；相位——频率比较器（PFD ），即PC2，其相位锁定围为-360°——360°。
其中PC1比较容易锁定，但是要求输入信号50%占空比，或者是波形较好小信号。
若条件达到尽可能用PC1，否则使用PC2已达到稳定的锁相。
一般多用PC2，比较容易满足条件。
对于74HC4046，除去CD4046已有的两个触发器外，还有第三个触发器 JK 触发相位比较器（JK ），即PC3，其相位锁定围是0——360°。
选择方式与CD4046类似。
4 试推导有一个零点的二阶系统的单位阶跃响应的时域表达式和超调量的表达式。
答：对于有一个零点的二阶系统，其H(s)=
b
as s b as 2+++,其中a=2ζω，b=ω2，这是一个冲激响应。
其对应阶跃响应为G （s ）=b as s b as 2+++*s 1。
对其进行拉普拉斯逆变换可知,由于表达式过于复杂，故使用matlab 进行拉普拉斯逆变换可得，g （t ）=1 - (cosh(t*(a^2/4 - b)^(1/2)) - (a*sinh(t*(a^2/4 - b)^(1/2)))/(2*(a^2/4 - b)^(1/2)))/exp((a*t)/2)
其超调量表达式为σ=）（）
（）（∞∞y y -t y p 。
同样，使用matlab ，，Tp=
log((2*b)/(2*b + a*(a^2 - 4*b)^(1/2) - a^2))/(a^2/4 - b)^(1/2)（另一解为负数不符合实际舍去）
再代入即可求解σ=）（）（）（∞∞y y -t y p =）（（）p p t y 11
-t y =-1。
但由于
matlab 功能有限，带入无法求出精确数值解。
其中，我们根据拉普拉斯变换性质，可知1sG(s) 0s limit y =→=∞）（。
5电容C2应如何选取？C2的不同取值，对实际电路的动态特性有何影响？
答：C2是低通滤波电路中的接地电阻。
应该先由对系统的动态特性，即快速性和准确性，确定时间常数τ1、τ2，再求R3、R4、C2的参数。
对于此低通滤波器，K f （s ）=Vd Vc =1s 211s *2+++）τ（τ
τ，其中τ1=R3C2， τ2=R4C2。
系统固有频率 ω
n =）（21N KpKo ττ+，)2(221/2KpKo 1*21
n KpKo
N N n +=++=τωτττωζ，前者为系统固有频率，后者为阻尼系数。
快速性与准确性不可兼得，再由τ1＋τ2＝2n N KpKo
ω，
τ2＝N
/KpKo 1-212n ）（ττξω+根据对于系统的需求选取参数，确定C2。
同时，为了使得系统有适当的阻抗，可以让Ｃ２≈８０μＦ。
若其他条件一定，Ｃ２上升，则ωｎ下降，快速性增大，准确度下降。
若Ｃ２下降，则ωｎ上升，上升。
ξ则此时过渡时
下降，可知σ
间增大，快速性下降，准确性升高。
四、实验容与数据分析
1 压控振荡器特性的测量。
提供VCO输入端0——5V可变输入电压，测量不同电压下VCO输出端的输出频率。
绘制f——Ｖ曲线特性图。
在本实验中，要求锁定频率为10——500KHz。
经过试验，选取R1=10KΩ，R2=2MΩ，C1=80pF,约为10——500KHz。
电路图：
其中4为输出端，5、8接地，6、7通过C1相连，11、12通过R1、R2接地，16接Vcc。
数据图：（Y轴单位：10^5Hz X轴单位：0.5V）
分析：对于本实验来说的压控振荡器，f与v在1。
5V——4.5V之间线性拟合较好，在v<1.5V和v>4.5V时虽然线性拟合度不高，但仍然是f随着v上升而上升，仍可认为处于锁相状态。
其中频率下限误差在9%，上线误差在0.6%，上限拟合较好，而下限较差。
如果将C改为88μF左右时，也许下限会拟合较好。
2 基本锁相环锁定与跟踪的观察。
将锁相环接成基本的闭环频率反馈系统。
将函数发生器PULSE输出的方波加到锁相环的输入端，当方波信号频率f等于VCO中心频率时，锁相环处于锁定状态，此时通过双踪示波器可以看到，输入信号vi与VCO的输出信号频率相等，二者仅存在固定的相位差。
当缓缓改变输入信号频率时，VCO的输出频率也跟着改变，锁相环处于跟踪状态；当输入信号频率超过一定围时，VCO波形稳定变为不稳定，锁相环进入失锁状态。
电路图：
其中3、4直接相连，5、8接地，6、7通过C1相连，11、12通过R1、R2接地，9、13分别通过R3、C2、R4进行滤波。
原理图
波形图：
锁定围：10——500KHz
取f=250kHz、400KHz、490KHz时的波形进行分析。
其输入波形与输出波形Δt分别为400ns、440ns和440ns，而在我选取的示波器坐标下，40ns为最小单位。
可以认为这40ns为误差。
忽略这一误差值，那么几种不同频率下Δt值一样。
事实上，这个差值为系统的传输延迟时间，一般应该保持不变。
在本实验中，理论上锁相环应该上限能达到500KHz，但是在实验中，当取f=500KHz时，示波器上无法出现稳定的锁相环图像，这说明此时已经失锁。
所以才取490KHz时候的波形进行分析。
同时，对于10KHz时候我也做了图，但是与后三组数据相比，此时示波器上
能显示出的最短时间为1μs，若认为其是此时输入输出信号相位差，则不够准确，且从数量级上与后三组一致，可认为此时Δt也是在440ns左右。
3 倍频电路
设计并实现数字锁相环，实现输入频率10——500HKHz，输出频率是输入频率的1/4.
电路图
工作原理图
其中3、4之间接分频器，5、8接地，6、7通过C1相连，11、12通过R1、R2接地，9、13分别通过R3、C2、R4进行滤波。
其中倍频器原理图与连线图
分频器采用74LS74的两个D触发器构成的两个二分频器级联构成四分频器。
其中3为信号输入端，12为信号输出端。
锁定频率：f从2.27Hz——125.6KHz
波形图：
数据分析：
从数据可以看出，当系统处于稳定状态时，锁定围基本恰为原始锁定频率四分之一（9.1KHz——503KHz），说明系统工作稳定。