集成计数器实验报告

实验三 集成计数器

一、实验目的

1、掌握集成计数器构成N 进制的计数器的连接方法。 二、预习要求

1．熟悉芯片各引脚排列。

2．理解构成模长M 进制计数器的原理。

3．实验前设计好实验所用电路，画出实验用的接线图。 三、实验内容

1、设计一模长M = 60进制的计数电路。

1）用同步连接反馈预置法实现。

2）用同步连接反馈清零法实现。

2、按设计图连接电路。

CP 接频率为1Hz 的方波脉冲，各计数器的输出Q 3Q 2Q 1Q 0接七段

BCD 显示译码器CD4511的DCBA 输入端，CD4511的输出接七段数码显示器。 3、．接通实验箱电源，观察七段数码显示器计数状态的变化过程，并记录该状态循环。 四、实验器材

数字逻辑实验箱，74LS160，74LS00，74LS20。 五、实验报告要求

1、60进制计数器的电路设计图、连线图和计数器的测试结果。 4、测试过程中出现的问题及解决办法。 六、实验用元件介绍 1．集成计数器74LS160

本实验所用集成芯片为异步清零同步预置四位8421码10进制加

法计数器74LS161，集成芯片的各功能端如图所示，其功能见附表。

1 V 0

2

3 Q Q Q Q RD LD ET EP CP D 3 D 2 D 1 D 0 Q 3 Q 2 Q 1 Q 0 0 × × × × × × × × 0 0 0 0

1 0 × × ↑ D C B A D C B A 1 1 0 × × × × × × 保 持 1 1 × 0 × × × × × 保 持 1 1 1 1 ↑ × × × × 计 数

74LS160功能表

74LS160为异步清零计数器，即RD端输入低电平，不受CP控制，输出端立即全部为“0”，功能表第一行。74LS160具有同步预置功能，在RD端无效时，LD端输入低电平，在时钟共同作用下，CP上跳后计数器状态等于预置输入DCBA，即所谓“同步”预置功能（第二行）。RD和LD都无效，ET或EP任意一个为低电平，计数器处于保持功能，即输出状态不变。只有四个控制输入都为高电平，计数器（161）实现模10加法计数，Q3 Q2 Q1 Q0=1001时，RCO=1。2．构成任意进制计数器（模长M≤10）

用集成计数器实现M进制计数有两种方法，反馈清零法和反馈预置法。图（a）为反馈清零法连接（ 8进制），图（b）为反馈预置零法连接（8进制）。

（ a ）（ b ）

3．集成计数器扩展应用（模长M＞10）

当计数模长M大于10时，可用两片以上集成计数器级联触发器来实现。集成计数器可同步连接，也可以异步连接成多位计数器，然后采用反馈清零法或反馈预置法实现给定模长M计数。图所示为同步连接反馈清零法（a）及反馈置数法（b）实现模长48计数电路原理图。

七、其它集成计数器介绍

1．74LS161（同步预置异步复位4位二进制加法计数器）

74LS161有与74LS160一样的引脚排列和功能，区别在于161

是16计数器，Q 3Q 2Q 1Q 0=1111时，CO=1。 2．74LS190（可预置同步可逆BCD 计数器）

74LS190是BCD 同步加／减计数器，并行输出。计数时，时钟CP 的上升沿有效。CP 端、加/减端(D /U )和置数端（LD ）都先经过缓冲，从而降低了这些输入端对驱动信号的要求。附表列出了74LS190的主要功能，下面作简要说明。

1）预置数：当置数端（LD ）为低电平时，数据输入端信号A 、B 、

C 、

D 将对内部触发器直接置位或复位，结果使Q A =A 、Q B =B 、

Q C =C 、Q D =D ，而与其他控制端的电平无关。

2）计数：在允许端S 为低电平，置数端无效（LD =1）的条件下，若

加／减输入端D /U 为低电平，则可进行加计数，反之可进行减计数。 3）禁止计数：当允许端S 为高电平时，计数被禁止。值得注意的是，

允许端的电平应在CP 为高电平时发生变化。 4）级联：当计数器溢出时，进位/借位输出端（CO/BO ）产生一个宽

度为一个CP 周期的正脉冲，串行时钟端（Q CR ）也形成一个宽度等于时钟低电平部分的负脉冲，上述正脉冲或负脉冲的后沿比产生溢出的时钟脉冲上升沿稍微滞后，它们可作为级联信号来用。例如，

B D A

C L

D S U/D CP Q D Q C Q B Q A

1 0 0 ↑ 加计数 74LS190功能表

1 0 1 ↑ 减计数 0 x x ↑ 预置数 1 1 x x 保 持

把两级74LS190连接为同步计数器，只要将低位计数器的Q CR 端连至高位计数器的允许端S 。而要把两级计数器连接为异步计数器，则低位计数器的Q CR 端应和高位计数器的CP 端相连．CO/BO 端可用来完成高速计数的先行进位。

3．74LS90（二—五—十进制计数器）

74LS90内部有一个二进制计数器，时钟A CP ，输出Q 0；一个五进制计数器，时钟B CP ，输出Q 3 Q 2 Q 1；可异步构成十进制计数器。它有两高电平有效的清零端R 0A 、R 0B 和两高电平有效的置9端S 9A 、S 9B ，其功能表如附表所示。

当计数脉冲由A CP 输入，Q 0与B CP 相连时，就构成8421BCD 计数器。当计数脉冲由B CP 输入，Q 3与A CP 相连时，则可构成5421 BCD 计数器。

R 0A R 0B S 9A S 9B

CP Q 3 Q 2 Q 1 Q 0 1 1 0 x x 0 0 0 0 1 1 x 0 x 0 0 0 0 x x 1 1 x 1

0 0 1 x 0 x 0 ↓ 计 数 0 x 0 x ↓ 计 数 0 x x 0 ↓ 计 数 x 0 0 x ↓ 计 数

74LS90功能表

0A CC 9A 9B

GND 0B