Cadence后端实验系列15布局布线

5、creat power ring
在power里选择power planing→add rings会弹出add ring对话框
将值设为1
选上选项，将number of bits设 为3
6、placement
• place→standard cells
里面的参数我们用默认值，1
然后place→place Flip I/O
IO约束文件：bin/accu.io
Import design
添加所有的输入文 件
3、在advanced的power里添加 VDD GND
4、布图规划floorplan
一开始有默认值，但我们需要对自动布局的结果进来 手工调整。 Floorplan→specify Floorplan 我们需要芯片具体的尺寸要求改变里面的数值。 将Ratio(H/W) 改为1 将core utilization改为0.5 将core to left /right/top/bottom 改为10
布局布线设计流程
1、登录服务器，进入终端，输入：encounter ，进入soc encounter
这里输入命令： encounter，就可以启 用soc encounter软件
用户界面
2、调入门级网表和库
网表文件：bin/accu_synth.v
约束文件：bin/accu.sdc
时序库： hjtc18_ff.lib hjtc18_ss.lib hjtc18_tt.lib
——Cell-Based IC Physical Design and Verification-SOC Encounter
Thank you！
Cadence 后端实验系列15
布局布线_Encouter
2011.01.10
Outline
• SOC Encountewk.baidu.com 简介 • SOC Encounter 布局/布线 流程 • 布局布线中的参数设置 • 演示
SOC Encounter 简介
SOC Encounter是cadence数字集成电路设计平台的 一个集成的后端工具，功能相当强大，可以从综合，一 直做到生成GDSII文件！当然里面集成了很多的工具，如 RC，Nanoroute，FIRE&ICE QXC等。支持超过5000万门 180纳米以下工艺的层次化设计。
7、Route route→nanoroute
选上timing driven和 SI driven
选择attribute，修改参数
选上ture，意思是 route as short as possible
Weight, spacing都 设为1
得到最后的布线图
参考文献
SOC encounter user guide 台湾经典培训教材-SOC Encounter
SOC Encounter 布局/布线 流程
IO，电源和地的布置
指定平面布置图 平面布置图
电源的规划
电源布线
布线
输入文件
• 逻辑和时序库：TLF或.lib • 物理库：库交换格式（.LEF） • 门级网表：*.v • 时序约束：*.sdc • IO assignment file：*.io
I/O assignment file
I/O assignment file 是可选的输入文件，它可以 用来指示工具放置IO引脚（在一个块级设计）或IO单元 （在芯片级设计），指示芯片pad的分布。如果希望工具 来自动确定这些位置，您可以将该字段留空。它需要输入 一个.def或.io格式的文件，如果没有这个文件，布局工具 将根据实例网表的自动的决定设计的尺寸，而IO的引脚也 将随机的分布。
SOC Encounter同Silicon Ensemble一样，也 是Cadence的自动布线工具。对Silicon Ensemble 而言，最多可以做到0.18的工艺，到0.18工艺以 下，必须使用SOC Encounter。其实，对于0.25以 上工艺，使用SOC Encounter将会大大方便整个后 端设计。
SOC Encounter采用层次化设计功能将芯片分割成
多个小块,以便单独进行设计,再重新进行组装。SOC Encounter首先读入RTL或门级网表,并快速构建可准确代 表最终芯片（包括时序、布线、芯片大小,功耗和信号完整 性）的芯片“虚拟原型”。通过使用物理虚拟原型功能,设 计师可以快速验证物理可行性并在逻辑上进行必要更改。