Cadence后端实验系列15布局布线
利用CAD进行电路板布线设计
利用CAD进行电路板布线设计电路板布线是电子产品设计过程中重要的一环。
通过合理布线，可以提高电路性能，降低噪音干扰，提高产品的可靠性。
现代设计环境中广泛使用的CAD软件，例如Altium Designer、PADS、EAGLE等，为电路板布线设计提供了强大的功能和工具。
本文将介绍一些利用CAD进行电路板布线设计的基本步骤和实用技巧。
第一步，建立电路板设计文件。
在CAD软件中，可以新建一个电路板设计项目，并创建对应的电路板文件。
选择正确的尺寸和层数，以适应具体的设计需求。
常见的层数包括单层、双层和多层。
根据电路板的复杂程度和性能要求，选择合适的层数。
第二步，导入原理图和元件库。
将原理图导入CAD软件，确保元件和连线的对应正确。
在CAD软件中，通常有支持多种原理图文件格式的接口，如schematic或sch文件。
导入后，可以根据需要对元件进行布局和调整。
第三步，进行电路布局。
在CAD软件中，可以通过拖放元件、旋转、调整尺寸等方式进行布局。
合理的布局有助于提高电路性能和工程可操作性。
电路板上各个模块之间尽量保持合适的距离，减少信号干扰。
同时，需要考虑到电源和地线的走向，以确保供电和接地的可靠性。
第四步，进行信号标识。
在CAD软件中，可以为每个元件和连线添加标识，以便后续的布线。
通过添加标识，可以更好地区分元件的功能。
此外，还可以为电源和地线设置不同的标识，以方便后续布线时的辨识。
第五步，进行布线。
布线是电路板设计中最关键和复杂的环节。
在CAD软件中，可以利用各种自动布线工具和手动布线方法进行。
初步布线时，可以使用自动布线工具实现母线、电源、地线等基本连线。
然后，通过手动布线进行优化，以解决特殊信号线的干扰、高速信号路线的匹配等问题。
在布线过程中，需要遵守一些规则，如避免90度拐角，保持信号线间合适的距离等。
第六步，进行网络连接和规则检查。
在CAD软件中，可以进行网络连接操作，将元件的引脚正确地连接起来。
cadence使用方法
一焊盘制作1. smt焊盘1）所有程序→cadence SPB15.7→PCB edit utilities→Pad designer;2) parameter选项中: type选single ，internal layer 选option，Unit 选毫米或mi l；3）layer 选项中设置焊盘：选Begin layer→regular pad 设置焊盘形状和大小；thermal relief 和anti pad 选NULL；4）取名SAVE as存盘。
2．通孔焊盘1）所有程序→cadence SPB15.7→PCB edit utilities→Pad designer;2) parameter选项中: type选through，internal layer 选option,Unit 选毫米或mi l；设置焊盘钻孔大小，焊盘字符（可不设）；3）layer 选项中设置焊盘：选Begin layer→regular pad 设置焊盘形状和大小；thermal relief 和anti pad 比焊盘大0.8或1mm，同样设置end layer(底层),soldermask_top、soldermask_bottom设置比焊盘大0.15mm，paste_top、paste_bottom设置成与焊盘一样大。
4）取名save as存盘。
二封装制作1.所有程序→cadence SPB15.7→pcb editor→Allegro PCB designe XL;2．File→new,弹出New Drawing对话框，输入文件名，在Drawing type中选Package symbol→OK;3．设置绘画尺寸：Setup→drawing size ，分别设置类型、单位、左下角座标、绘图区宽、高→OK；4. 设置栅格：setup grid,将所有层栅格设为0.0254或1mil→OK；5. Layout→pins ，Options中选connect,选定焊盘、设置重复放置形式;6. 重复放置所有焊盘；7．放置元件边界区，用于DRC检查（通常与元器件一样大，与其外形丝印一样大）：Add→Rectange,右边Option中选Package geometry和place bound_top,绘制边界(此项可以不做);8．添加零件外框（集成电路再增加1脚标识）：Add→line ,选package geometry和silkscreen_top选项，在line width文本框中输入线的粗度；同样方法在Assembly_top 层添加同样图形(可不用)；9．增加Ref Des层零件标号：Layout→Labels→Refdes,打开 Option选项，选择Silkscreen_Top,单击1脚附近，输入标号如U*，D*，R*之类，同样方法在Assembly_top层添加同样图形；10.取名save as存盘。
EDA技术pcb板设计中布线规则
EDA技术pcb板设计中布线规则EDA技术（Electronic Design Automation）在PCB板设计中的布线规则是非常重要的，它能够帮助设计工程师在电路板布线过程中遵循一系列的电气、物理和制造规则，确保电路的可靠性、稳定性和性能。
以下是PCB板设计中常见的布线规则：1.信号完整性：-差分信号：差分信号是现代高速通信中常用的信号传输方式，要求差分信号的两条线路保持相等的长度和相反的传输延迟，以确保数据的准确传输和抗干扰性能。
-信号传输速率：正常情况下，信号的传输速率应该在PCB材料和器件的允许范围内，以减小信号损耗和时钟偏移。
-减小电磁辐射：高速信号的传输会伴随较强的电磁辐射，因此需要通过适当的布线规则来减小电磁辐射的影响。
2.电源和地面规则：-电源噪声分离：为了保持电路的稳定性和抗干扰性能，需要将不同类型的电源噪声分离，并通过适当的布线规则减小电源噪声的传播和干扰。
-地域规划：在布局和布线过程中要注意地域规划，将信号地、电源地和地面分层合理分开，并减小地线的回流路径长度，提供稳定的地面引用。
3.信号与电源线分离：-相邻信号线的距离：为了减小信号间的串扰和交叉干扰，相邻信号线之间需要保持一定的距离。
-信号与电源线的距离：为了减小信号线对电源线的干扰，信号线与电源线也需要保持一定的距离。
4.电路板布局规则：-分区：将电路板分为不同的区域，如模拟、数字和电源区域，以便优化布线和减少干扰。
-引脚排列：将相邻的引脚布置在一起，减小信号线的长度，提高布线效率和性能。
-电路板尺寸和布线宽度：根据电路的需求和规格，合理选择电路板的尺寸和布线宽度，以保证信号的可靠传输和良好的电气性能。
5.管脚和引脚布线规则：-信号和地线布线：将信号和地线布线在同一层，减小信号线的长度，提高抗干扰性能。
-信号布线：将信号线从信号源直接引出，避免与其他信号线相交或并行，减小信号干扰的可能性。
-引脚布线：将引脚连接至最近的电源或地，减小电源回路的长度，提供稳定的电源引用。
ASIC设计cadence自动布局布线工具_图文(精)
本节将使用综合工具(Design Compiler 对一个 8位全加器逻辑综合,并产生一个门级网表;利用该网表使用自动布局布线工具(Silicon Ensemble 生成一个全加器的版图。
首先输入 8位全加器 verilog 代码:module adder8(Cout,S,A,Cin;output Cout;output [7:0]S;input [7:0]A;input [7:0]B;input Cin;reg [8:0]SUM;reg [7:0]S;reg Cout;wire [7:0]A,B;always @(Aor B or CinbeginSUM [8:0]=A+B+Cin;S =SUM [7:0];Cout =SUM [8];endendmodule打开综合工具 DC (psyn_gui&File->Read..读入代码File->Setup..设置 3个相关工艺库将带红色 *号的 3个库设置如下图 Design->CompileDesign.. 编译Schematic->NewDesign Schematic View..可以看到综合后的顶层结构通过双击 C1模块还可以看到全加器的门级结构为了后面自动布局布线的需要, 这里我们要将这个综合结果保存为 adder8_nl.v 门级网表。
在 psyn_gui-xg-t>后输入如下命令下面进行自动布局布线 (一下有路径出现的地方要特别注意打开 Silicon Ensemble (sedsm&File->Import->LEF… 导入库的转换格式注意此文件的路径!File->Import->Verilog… 导入工艺库(此库为 verilog 描述的标准单元,包含各种延时信息这里去掉后面的!继续 File->Import->Verilog… 导入网表 adder8_nl.v(此处要先删掉第一个工艺库这里要加上顶层模块名 adder8Floorplan->InitializeFloorplan…准备工作完成开始布局布线点击 Variables 将里面的 PLAN.LOWERLEFT.ORIGIN 由 FALSE 改为 TUREEdit ->Add ->Row… Area 的区域可以直接点击 Area 并在图上拖拽,并使其大小与芯片核一致File->Saveas… 保存为 fplanRoute->PlanPower… 设置电源环在 Plan Power 窗口中点击 AddRings…Place->Ios…放置输入输出Place->Cells…放置单元Place->FillerCells->AddCells…Route->RoutePower->FollowPins… 添加管脚(金属线宽设为 1.8 Route->Wroute…布线View->DisplayOptions… 检查管脚名设置 Pin 为 ONFile->Export->DEF… 命名为adder8_wrouted.def打开 icfb &再导入 DEF文件之前要确保你有如下图中的一些库文件File->Import->DEF…Enter “ tutorial ” for Library Name, “ adder8” for Cell Name, and “ autoRouted ”for View Name.打开 View 中的autoRoutedDesign->Save..Tool->Layout..将提取图转换为版图,这里需要改变几个参数 Edit->Search..点击Add Criteria然后做如下图的几个改动Apply Replace AllDesign->SaveAs..现在就可以打开 layout 了DRC… 熟悉吧! !。
CADENCE PCB设计：布局与布线
号线的放置和布线过程 该约束管理系统是完全集成到PCB 编辑器中 而约束可以随着设计过程的进行而被实时地确认 确认过程的结果是用图形化的方式表示约束条件是否满足 满足约束用绿色显示 不满足约束就用红色显示 这可使设计师可以及时地看到设计的进度 以及因电子数据表中任何设计变动而产生的影响 布图规划与布局约束和规则驱动的方法有利于强大而灵活的布局功能 包括互动和自动的元件布局 工程师或设计师可以在设计输入或布图规划阶段将元件或支电路分配到特定的 区域 可以通过REF 封装方式 相关信号名 零件号码或原理图表/页面号码来过滤或选择元件 当今的电路板上有成千上万种元器件 需要精确的管理 通过实时的器件装配分析和反馈 得以实现器件装配时从整体上来考虑并满足EMS 规则 以提高设计师的设计速度和效率 DFA(可装配型设计)分析 Allegro PCB Design XL 和GXL 有提供 实现了在互动式元件放置时 实时地进图1 Cadence PCB 设计解决方案集成了从简单到复杂PCB 设计所需的所有工具 行DFA 规则检查 基于一个器件类型和封装排列的二维电子表格 DFA 可以实时地检查器件的边到边 边到端或端到端的距离是否违反最小要求 使得PCB 设计师可以同步地放置元器件以实现最优的可布线性 可生产性和信号时序要求 战略规划和设计意图 GRE global rounting environment 由总线互联主导的高度约束 高密度设计可能会花大量时间用于战略性规划和布线 加上当今元件的密度问题 新的信号标准和特定的拓扑结构要求 传统的CAD 工具和技术已经不足以满足捕捉设计师的特定布线意图要求动态铺铜动态铺铜技术提供了实时灌注/修复功能Shape 参数可以被适用于三个不同的方面参数可以被添加到全局shape, 同类shape以及单个shape 中 走线 导孔和元件添加到动态铜皮中 将会按照其形状自动连接或避让 当物体被移去时 形状会自动填充回去 在编辑完成后 动态铺铜不需要批量自动避让 也不需要其它的后期加工步骤RF 设计RF 设计要求包括要比以往更快 更精确地解决高性能/高频率电路 RF/复合信号技术为PCB RF 设计提供了一种完整的 从前端到后端 从原理图到布局到制造的解决方案 RF 技术包含了高级的RF 性能 包括参数化创建和编辑RF 器件的智能布局功能以及一种灵活的图形编辑器 一种双向的IFF 界面提供了RF 电路数据的快速而有效地图3 动态推挤功能让交互式布线非常容易 即便是在最尖端的设计上PCB 制造可以进行全套底片加工 裸板装配和测试输出 包括各种格式的Gerber 274x NC drill 和裸板测试 更重要的是 Cadence 通过其Valor ODB++界面 还包含Valor Universal Viewer 支持业界倡导的Gerber-less 制造 ODB++数据格式可创建精确而可靠的制造数据 进行高质量的Gerber-less 制造 PCB 自动布线器技术自动化的互联环境设计复杂度 密度和高速布线约束的提高使PCB 的手动布线既困难又耗时 复杂的互联布线问题通过强大的 自动化的技术得以解决 这种强大的 经实践证明的自动布线器含有一种批量布线模式 含有众多的用户可定义的布线策略 以及自动的策略调整 互动的布线环境 具有实时互动走线推挤特性 有助于对走线的快速编辑 具有广泛的布图规划功能和完整的元件放置特点的互动式放置环境 使得无需切换应用程序就可以进行放置变更 优化布线 通过使用自动交互式布图规划和放置功能 设计师可以提高布线质量和效率 这与元件布局直接相关 此外 广泛的规则集让设计师可以控制范围广泛的约束 从默认的板级规则到按照线路种类的规则 再到区域规则 Allegro 产品提供的高速布线能力能图4 PCB RF 设计完整的从前端到后端型解决方案图5 高级自动布线技术有效地解决密集型 高约束设计图6 布局编辑器容许你在布线过程的所有阶段评估空间 逻辑流程和拥挤度文档Cadence工具提供了用户向导 前后关联帮助 F1 参考指南 在线教程和多媒体演示等一系列的文档这些文档可以帮助你•通过搜索在线帮助系统寻找你所需要的。
(整理)Cadence_SPB16.2入门教程——PCB布线.
Cadence_SPB16.2入门教程——PCB布线（一）PCB布线4.1 PCB层叠结构层叠结构是一个非常重要的问题，不可忽视，一般选择层叠结构考虑以下原则：·元件面下面（第二层）为地平面，提供器件屏蔽层以及为顶层布线提供参考平面；·所有信号层尽可能与地平面相邻；·尽量避免两信号层直接相邻；·主电源尽可能与其对应地相邻；·兼顾层压结构对称。
对于母板的层排布，现有母板很难控制平行长距离布线，对于板级工作频率在 50MHZ以上的（50MHZ以下的情况可参照，适当放宽），建议排布原则：·元件面、焊接面为完整的地平面（屏蔽）；·无相邻平行布线层；·所有信号层尽可能与地平面相邻；·关键信号与地层相邻，不跨分割区。
基于以上原则，对于一个四层板，优先考虑的层叠结构应该是：·S ←信号·G ←地平面·P ←电源层·S ←信号对于一个六层板，最优的层叠结构是：·S1 ←信号·G1 ←地平面·S2 ←信号·G2 ←地平面·P ←电源层·S4 ←信号对于一个八层板，有两种方案：方案 1：方案2：·S1 ←信号S1 ←信号·G1 ←地平面G1 ←地平面·S2 ←信号S2 ←信号·G2 ←地平面P1 ←电源层·P ←电源层G2 ←地平面·S3 ←信号S3 ←信号·G3 ←地平面P2 ←电源层·S4 ←信号S4 ←信号方案2主要是比方案1多了一个电源层，在电源比较多的情况下可以选择方案2。
对于更多层的结构也是按照上面的原则来定，可以参考其它的资料。
下面以SMDK6410核心板(设计为八层板)来设置层叠结构，包括规则设置，PCB布线等。
打开程序->Cadence SPB 16.2->PCB Editor，然后打开在第3 章布局好的PCB文件。
高等数字集成电路设计-I2C总线控制器后端设计
⾼等数字集成电路设计-I2C总线控制器后端设计《⾼等数字集成电路设计》I2C总线控制器电路设计姓名学号：指导⽼师：时间：⽬录⼀、实验⽬的与设计内容 (2)1.设计⽬的 (2)2.设计描述 (2)3.设计内容 (2)⼆、实验步骤及分析 (3)1.前端设计 (3)设计输⼊ (3)2.DC综合 (3)3.Pre-STA (7)4.⾃动布局布线（P&R） (8)1. 设计输⼊ (8)2. 平⾯布局（Floorplan） (10)3. Add Rings和Add Stripes (10)4. 连接全局⽹络(connect global nets) (11)5.布线和放置标准单元库 (12)6．预插时钟树(Pre-CTS) (12)7．创建时钟树和⽣成相应的⽂件 (13)8.Post-CTS (14)9.最终布局布线(nanoRoute) (15)10.Add filler (16)11.导出相关⽂件，并导⼊cadence软件 (16)三、实验总结 (18)附录：DC综合脚本： (19)I2C总线控制器电路设计⼀、实验⽬的与设计内容1.设计⽬的通过实验掌握数字电路前端和后端设计的流程，能够解决电路中的设计时出现的时序问题和版图布局问题，进⾏优化，达到设计时序和版图的要求。
2.设计描述系统初始化时,由指令控制CPU送出相关的数据,经APB接⼝,送到I2C 控制器核的寄存器内。
通过初始化这些寄存器,可以实现I2c总线的master模式控制3.设计内容1、准备verilog代码。
2、进⾏逻辑综合(DC)。
使⽤Design Compiler综合⼯具，根据给定的设计指标进⾏逻辑综合并进⾏优化，直到满⾜要求。
3、进⾏静态时序分析(STA)。
使⽤PrimeTime进⾏静态时序分析，分别对建⽴时间和保持时间进⾏分析优化，直到满⾜要求。
4、时序仿真。
使⽤Modelsim进⾏时序仿真，时序约束⽂件为PT输出的.sdf⽂件，验证时序仿真是否正确。
Cadence差分线走线规则
Doc Scope : Cadence Allegro 15.x Doc Number : SFTCA06001Author :SOFERCreate Date :2005-5-30Rev :1.00Allegro 15.x差分线布线规则设置文档内容介绍：1.文档背景 (3)2.Differential Pair信号介绍 (3)3.如何在Allegro中定义Differential Pair属性 (4)4.怎样设定Differential Pair在不同层面控制不同线宽与间距 (8)5.怎样设定Differential Pair对与对之间的间距 (11)1.文档背景a)差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，差分线大多为电路中最关键的信号，差分线布线的好坏直接影响到PCB板子信号质量。
b)差分线一般都需要做阻抗控制，特别是要在多层板中做的各层的差分走线阻抗都一样，这个一点要在设计时计算控制，否则仅让PCB板厂进行调整是非常麻烦的事情，很多情况板厂都没有办法调整到所需的阻抗。
c)Allegro版本升级为15.x后，差分线的规则设定与之前版本有很大的改变。
虽然Allegro15.0版本已经发布很长时间了，但是还是有很多人对新版本的差分线规则设置不是很清楚。
2.Differential Pair信号介绍差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？在PCB设计中又如何能保证其良好的性能呢？带着这两个问题，我们进行下一部分的讨论。
何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。
而承载差分信号的那一对走线就称为差分走线。
差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面：a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消。
CADENCEPCB设计布局与布线
CADENCEPCB设计布局与布线CADENCEPCB设计工具是电子工程师在进行PCB电路板设计时经常使用的软件。
其强大的功能使得设计师可以进行布局和布线，确保电路板的性能和可靠性。
下面将详细介绍CADENCEPCB设计的布局和布线过程。
首先是布局过程。
布局是指在PCB上放置电子元器件和确定它们之间的物理布置。
布局的目标是优化电路板的性能、减小电磁干扰并提供良好的散热。
以下是CADENCEPCB设计中的布局步骤：1.确定布局约束：首先，设计师需要根据电路的要求和特定的应用环境，确定布局的约束条件，如电源分配、信号完整性、热管理等。
这些约束条件将指导接下来的布局和布线过程。
2.放置电子元器件：根据电路图和设计要求，将电子元器件在PCB上进行合理的放置。
重要的因素包括元器件之间的物理距离，信号和电源线的长度和走向，以及避免冲突和干扰的布局。
3.优化布局：在放置元器件之后，设计师需要优化布局，以确保信号完整性。
这包括优化电源和地平面的布置，减小信号线的长度和交叉，并提供良好的散热条件等。
4.电源和地平面设计：在布局过程中，需要合理设计电源和地平面，以提供足够的电源稳定性和地电流供应。
这需要将电源和地线走线得当，并采用合适的电容和电感等元件进行滤波和终端处理。
接下来是布线过程。
布线是指设计师将电子元器件之间的连线进行优化和优化，以确保信号的完整性、最小化电磁干扰并满足设计约束条件。
以下是CADENCEPCB设计中的布线步骤：1.设计路由规则：在进行布线之前，设计师需要制定一个路由规则，包括最小线宽和线间距、阻抗控制、信号类型和电源线与地线的关系等。
这些规则将指导后续的布线过程。
2.自动布线：CADENCEPCB设计工具提供了自动布线工具，可以根据预先设定的规则和优化目标，自动生成布线方案。
设计师可以根据需要进行调整和优化。
3.手动布线：对于一些复杂的板线、高速信号或特殊需求，手动布线是必要的。
对于这些情况，设计师需要手动布线，根据设计约束和优化目标，确定线路的走向和走线方式，并避免冲突和干扰。
使用CAD进行电子线路布局与布线的实践指南
使用CAD进行电子线路布局与布线的实践指南电子线路布局与布线是电子设计领域中至关重要的步骤。
在过去的几十年里，人们依靠手工绘制原理图、布局和布线，但这种方法在大工程和复杂电路中往往效率低下且容易出错。
随着计算机辅助设计（CAD）技术的发展，使用CAD软件进行电子线路布局和布线已成为的主流。
CAD软件具有许多实用功能，能够极大地提高设计效率和准确性。
在电子线路布局阶段，CAD软件可以帮助我们在PCB（Printed Circuit Board，印刷电路板）上合理地安置电子元器件，优化线路布局。
而在布线阶段，CAD软件可以根据布线规则自动规划线路路径，并进行必要的优化。
以下是使用CAD进行电子线路布局与布线的实践指南：1. 选择合适的CAD软件选择一款适合自己需求的CAD软件非常重要。
市面上有许多不同的CAD软件，如Altium Designer、Cadence Allegro、Mentor Graphics PADS等。
根据自己的经验和需求，选择一款易于使用、功能全面的CAD软件。
2. 绘制原理图在进行电子线路布局和布线之前，首先需要绘制原理图。
原理图展示了电路设计的结构和连接。
在CAD软件中，可以使用绘图工具创建原理图，将元件和连接线添加进去，并进行必要的标注和注释。
3. 导入元件库导入元件库是创建电子线路布局的关键步骤之一。
CAD软件通常提供了广泛的元件库，包括常用的电子元器件，如电阻、电容、晶体管等。
可以从元件库中选择所需的元件，并将其导入到电子线路布局工程中。
4. 进行元件布局根据电路要求和设计准则，进行元件布局。
在CAD软件中，可以将电子元器件拖放到PCB上，并进行合理的位置调整。
合理的布局应考虑元器件的相互影响、散热要求以及信号走线的便捷性。
5. 进行布线规划在进行布线之前，需要规划线路的走向和风格。
根据电路的需求和设计准则，可以选择不同的布线风格，如直线布线、角度布线或混合布线。
CAD软件通常具有自动布线功能，可以根据布线规则自动规划线路路径。
Cadence后端实验系列15布局布线SoCEncouter
5、creat power ring
在power里选择power planing→add rings会弹出add ring对话框
将值设为1
选上选项，将number of bits设 为3
6、placement
• place→standard cells
里面的参数我们用默认值，1
然后place→place Flip I/O
Outline
• SOC Encounter 简介 • SOC Encounter 布局/布线 流程 • 布局布线中的参数设置 • 演示
SOC Encounter 简介
SOC Encounter是cadence数字集成电路设计平台的 一个集成的后端工具，功能相当强大，可以从综合，一 直做到生成GDSII文件！当然里面集成了很多的工具，如 RC，Nanoroute，FIRE&ICE QXC等。支持超过5000万门 180纳米以下工艺的层次化设计。
7、Route route→nanoroute
选上timing driven和 SI driven
选择attribute，修改参数
选上ture，意思是 route as short as possible
Weight, spacing都 设为1
得到最后的布线图
参考文献
➢ SOC encounter user guide ➢ 台湾经典培训教材-SOC Encounter
SOC Encounter 布局/布线 流程
IO，电源和地的布置
指定平面布置图 平面布置图
电源的规划
电源布线
布线
输入文件
• 逻辑和时序库：TLF或.lib • 物理库：库交换格式（.LEF） • 门级网表：*.v • 时序约束：*.sdc • IO assignment file：*.io
如何利用CAD进行电路板设计和布线
如何利用CAD进行电路板设计和布线电路板设计和布线是电子工程师在产品设计和制造过程中非常关键的一部分。
通过利用计算机辅助设计（Computer-Aided Design，CAD）软件，可以更加高效和精确地进行电路板设计和布线。
本文将介绍如何利用CAD进行电路板设计和布线的步骤和技巧。
一、选择合适的CAD软件在进行电路板设计和布线之前，首先需要选择一款适合自己需求的CAD软件。
市面上有许多种CAD软件可供选择，如Altium Designer、Eagle、KiCad等。
根据自己的经验和需求选择一款易于使用、功能强大的CAD软件是非常重要的。
二、电路板设计的基本步骤1. 收集相关资料和设计要求：在进行电路板设计之前，首先要清楚设计的要求和限制。
收集相关的数据手册、元器件尺寸和性能要求等资料，以确保设计的准确性和符合要求。
2. 绘制电路图：利用CAD软件进行电路图的绘制，将电路原理图中的各个元器件、连线和连接点等进行图形化表示。
在绘制电路图的过程中，应根据设计要求选择合适的元器件，并正确地连接各个元器件。
3. 设置封装库和元件属性：根据所选元器件的封装类型，设置相应的封装库和元件属性。
在CAD软件中，可以选择已有的封装库或自定义封装，然后将所需元器件与相应封装进行匹配设置。
4. 布局设计：在进行布局设计时，需要根据电路板的尺寸要求和功能需求来确定元器件的位置。
通常情况下，将主要的功率元件和信号元件相互隔离，以减少互相干扰的可能性。
5. 进行走线：在进行布线之前，需要先进行走线规划。
走线规划包括确定信号线的走向、长度和宽度、地和电源的布局等。
通过合理的走线规划，可以提高电路板的稳定性和可靠性。
6. 进行走线：根据走线规划，利用CAD软件进行具体的走线操作。
在进行走线时，应注意信号线和电源线的分离，避免信号干扰和电源噪声。
7. 进行电缆线、印刷线和开孔等设置：根据设计要求，进行电缆线、印刷线和开孔等设置。
Cadence布局布线技巧
Cadence布局布线技巧Cadence Allegro现在几乎成为高速板设计中实际上的工业标准，最新版本是2011年5月发布的Allegro 16.5。
和它前端产品 Capture 的结合，可完成高速、高密度、多层的复杂 PCB 设计布线工作。
Allegro 有着操作方便、接口友好、功能强大(比如仿真方面，信号完整性仿真、电源完整性仿真都能做。
)、整合性好等诸多优点，在做pcb高速板方面牢牢占据着霸主地位，这个世界上60%的电脑主板40%的手机主板可都是拿Allegro画的，广泛地用于通信领域和PC行业， 它被誉为是高端PCB工具中的流行者。
1、高频信号布线时要注意哪些问题？答：1.信号线的阻抗匹配；2.与其他信号线的空间隔离；3.对于数字高频信号，差分线效果会更好。
2、在布板时，如果线密，孔就可能要多，当然就会影响板子的电气性能，请问怎样提高板子的电气性能？答：对于低频信号，过孔不要紧，高频信号尽量减少过孔。
如果线多可以考虑多层板。
3、是不是板子上加的去耦电容越多越好？答：去耦电容需要在合适的位置加合适的值。
例如，在你的模拟器件的供电端口就进加，并且需要用不同的电容值去滤除不同频率的杂散信号。
4、一个好的板子它的标准是什么？答：布局合理、功率线功率冗余度足够、高频阻抗阻抗、低频走线简洁。
5、通孔和盲孔对信号的差异影响有多大？应用的原则是什么？答：采用盲孔或埋孔是提高多层板密度、减少层数和板面尺寸的有效方法，并大大减少了镀覆通孔的数量。
但相比较而言，通孔在工艺上好实现，成本较低，所以一般设计中都使用通孔。
6、在涉及模拟数字混合系统的时候，有人建议电层分割，地平面采取整片敷铜，也有人建议电地层都分割，不同的地在电源源端点接，但是这样对信号的回流路径就远了，具体应用时应如何选择合适的方法？答：如果你有高频>20MHz 信号线，并且长度和数量都比较多，那么需要至少两层给这个模拟高频信号。
一层信号线，一层大面积地，并且信号线层需要打足够的过孔到地。
cadence allegro规则详解
Cadence Allegro是一款广泛应用于电路设计和布局的软件工具，具有丰富的功能和强大的性能。
在使用Allegro进行电路设计和布局时，遵循一系列规则是非常重要的。
本文将详细介绍Allegro 的规则，并为您提供关于如何正确使用这些规则的指导。
1. 设计规则检查（Design Rule Check，简称DRC）：设计规则检查是在布局之前进行的一项重要步骤。
它可以检查电路设计是否符合一系列预定义的规则。
在Allegro中，DRC可以帮助您检查布线的间距、最小宽度、层间隔等方面是否满足要求。
通过进行DRC，可以及早发现潜在问题并进行修复，从而提高设计的可靠性和性能。
2. 信号完整性规则（Signal Integrity Rules）：信号完整性是电路设计中一个非常重要的方面。
Allegro提供了一系列信号完整性规则，用于检查信号线的阻抗匹配、信号耦合、功耗分析等。
通过遵循信号完整性规则，可以减少信号干扰、提高信号质量，并确保电路的正常运行。
3. 电源和接地规则（Power and Ground Rules）：在电路设计中，电源和接地是至关重要的。
Allegro提供了一些规则，用于检查电源和接地连线的质量和稳定性。
例如，您可以设置规则来检查电源和接地的间距、宽度、连通性等。
通过正确遵循这些规则，可以确保电路具有良好的电源和接地特性，减少功耗和噪声问题。
4. 信号完整性仿真（Signal Integrity Simulation）：除了规则检查外，Allegro还提供了信号完整性仿真工具。
通过仿真，可以模拟电路中信号的传输和干扰情况。
仿真结果可以帮助您评估信号的质量、时钟分析、串扰等，并及时做出必要的调整和改进。
5. 热分析规则（Thermal Analysis Rules）：热分析是电路设计中一个重要的环节，尤其对于高功率电路而言。
Allegro提供了一些规则用于检查电路板的热效应和散热设计。
您可以设置规则来检查器件之间的散热间距、电源和散热器之间的连接等。
布局布线详细流程说明
布局布线流程介绍布局布线.....................................................................................................................................- 1 -1. 布局布线工程师应该具备的能力.........................................................................................- 1 -2. 布局布线实现使用的EDA工具............................................................................................- 3 -3. 布局布线实现流程................................................................................................................- 4 -3.1 数据导入.......................................................................................................................- 4 -3.2布局规划（Floorplan）...............................................................................................- 7 -3.3单元放置（Placement）............................................................................................- 13 -3.4时钟树综合（Clock Tree Synthesis）......................................................................- 15 -3.5全局与细节布线（NanoRoute）..............................................................................- 17 -3.6电压衰减分析（IR-drop）........................................................................................- 20 -3.7 GDSII及网表（netlist）导出并做物理验证............................................................- 20 -3.8最终功能与时序验证..................................................................................................- 20 -当一个设计完成了前端逻辑综合并生成了门级网表后，接下来的任务就是门级网表的物理实现，即把门级网表转换成版图（layout）。
后端流程整理
后端流程整理目录1。
综合2。
综合后仿真3。
布局布线4。
布线后仿真5。
规则检查6。
MPW提交数据第一部分综合[Synthesis]综合简介综合按照种类分可以分为逻辑综合[Logic Synthesis]和物理可知综合[Physical Knowledgeable Synthesis]。
逻辑综合是指根据设计者的RTL HDL[Register Transistor Level Hardware Description Language]原代码使用综合工具转换成用目标工艺库表示的门级网表。
在特征尺寸不断减小的情况下[例如点35工艺及以下]，原来的逻辑综合变得愈来愈达不到设计者的要求，因此，新的做法就是把逻辑综合的结果先去布局和布线，然后再把其结果返回给综合工具，再一次地进行综合，这时的综合已经加入了相当一部分的物理信息，所以把这步再综合的过程称为物理可知综合。
综合按照步骤分可以分成三步：综合的特点：以时序路径为基础，以约束为准绳的转换过程。
[Timing-path-Based and Constraint-Driven]下面介绍一下综合部分的工作流程以及工具介绍ASIC[Application-Specific Integrated Circuit]领域里面综合工具主要有：Cadence公司的Ambit和新思[Synopsys]公司的Design Compiler，这里主要介绍后者。
使用DC做Verilog 设计的综合工作流程1。
文件和目录准备文件准备：RTL设计描述文件[V erilog HDL]CMOS标准单元库[CSMC06_ver5]在这里顺便介绍一下CMOS标准单元库：CSMC CMOS 06um Standard Cell Library[Version 5.0 复旦大学ASIC国家实验室开发，上海集成电路设计与研究中心版权所有]构成简介CTLF --- Compiled Timing Librarycontains the timing library of all the core and pad cells*.tlf ---text format file*.ctlf ---binary format fileDEF --- Design Exchange Formatcontains the def of power and ground nets*.def --- text formatEXTRACTED_NETcontains SPICE[CDL] netlist of all the core and pad cellsGCF --- General Constraints Formatcontains the location of CTLF filesLEF --- Library Exchange Formatcontains library information for a class of designs.LIB --- Standard core and pad cells database library for DCcontains the function and timing information of cells and its symbol.MAP --- Mapping filescontains the information for matching of layout layer from varies design systems.SE_INI --- Silicon Ensemble Initialization filescontains the setup of some environmental variables in Silicon EnsembleTECHFILE --- Technology Specific Information filescontains the files used to initialize new library in ICFB.VERILOG --- Verilog description of all the core and pad cellsVITAL --- VHDL description of all the core and pad cells工作目录准备2．启动DC启动DC一般有三种方式：图形界面：按回车键，然后跳出主界面：关于界面：然后选择要执行的脚本文件：选择完成以后，DC就自动执行所设定的脚本，完成后显示如下图：选择查看顶层模块：查看其下层电路图：下图是完全去除了层次：随后退出即可。
数字后端版图设计
数字后端设计流程-9 布线
第二步 布线通道分配
在global route 时已经将信号线分配到每个GRC，而track assignment旳 功能就是将这些信号线在分配到每个track上，决定每条线要走旳途径。 Track assignment是以整个芯片为处理单位来作规划，尽量绕出又长又 直且via数目至少旳绕线。
Formal Verification (ECO Netlist vs
CT Inserted Netlist)
Post-layout STA
Power check
Timing OK? Yes
Tape Out
DC MODELSIM MBISTARCHITECT FORMALITY
PT
Astro AstroRail FORMALITY
数字后端设计流程-5 布局
一般来说cell面积旳拥有率控制在70%左右， 布线旳时候不会引起拥塞。
数字后端设计流程-5 时钟树和复位树综合
时钟树综合旳目旳： 低skew 低clock latency
数字后端设计流程-5 时钟树和复位树综合
芯片中旳时钟网络要驱动电路中全部旳时序单元，所以 时钟源端门单元带载诸多，其负载延时很大而且不平衡， 需要插入缓冲器减小负载和平衡延时。时钟网络及其上 旳缓冲器构成了时钟树。一般要反复几次才能够做出一 种比较理想旳时钟树。
布线工具会自动进行布线拥塞消除、优化时序、减 小耦合效应、消除串扰、降低功耗、确保信号完整性等 问题。
使用Cadence布局布线常见问题详解
使用Cadence布局布线常见问题详解1．怎样建立自己的元件库？建立了一个新的project后，画原理图的第一步就是先建立自己所需要的库，所采用的工具就是part developer. 首先在建立一个存放元件库的目录（如mylib），然后用写字板打开cds.lib，定义：Define mylib d:\board\mylib(目录所在路径). 这样就建立了自己的库。
在Concept_HDL的component－>add，点击search stack，可以加入该库。
2．保存时Save view和Save all view 以及选择Change directory 和不选择的区别？建立好一个元件库时，首先要先保存，保存尽量选择save view。
在concept-HDL中，我们用鼠标左键直接点击器件后，便可以对器件的外形尺寸进行修改，这时如果你再进入part developer做一些修改后，如果选择save all view会回到原来的外形尺寸，而选save view 会保留改动后的外形。
3．如何建part库，怎么改变symbol中pin脚的位置？在project manager中tools/part developer可建立，选择库并定义part name，在symbol 中add symbol，package中add package/addpin，依次输入pin：package中：a，Name : pin’s logical name不能重复b，pin : pin的标号，原理图中backannotate后相应的标号c，pin type: pin脚的类型（input，output等，暂可忽略）d，active：pin的触发类型high(高电平)，low（低电平）e，nc：填入空脚的标号f，total：此类型的所有pin脚数g，以下暂略symbol中：a，logical name：对应package中的nameb，type：对应package中的typec，position：pin脚在器件中位置（left , right , top , bottom）d，pintext：pin在器件中显示的name（对应package中的pin，但可重复，比如package中的gnd1和gnd2都可设为gnd）e，active：对应package中的active修改：用part developer打开要修改的器件，*选择edit/restrict changes（若不选择，则器件被保护，修改后存盘无效），一般修改：a，package中相应pin的标号和nameb，pin的active类型c，symbol中各pin脚的顺序（pin脚的顺序在第一次存盘后再次打开会被改变，对于较多pin脚的器件，如232pins，修改较繁琐，故尽力保证的一次的成功率。
CADENCE实验报告
收集相关电路设计资料，了解实验原理和电路设计要求。
实验操作流程制定
根据实验目的和要求，制定详细的实验操作流程，确保实验顺利 进行。
电路设计
01
02
03
电路原理图绘制
使用CADENCE软件绘制 电路原理图，确保电路设 计正确无误。
元器件选型与布局
根据电路设计需求，选择 合适的元器件，并进行合 理的布局，以提高电路性 能。
实验细节
在实验过程中，我对一些细节问题处理不够得当，影响了 实验结果。未来应更加注重实验细节，确保每一步操作的 准确性。
对未来实验的展望
拓展实验内容
01
希望未来能够进一步拓展实验内容，涵盖更多的CADENCE软件
功能和技术领域。
加强理论结合
02
希望能够加强理论与实践的结合，使实验内容更加丰富和有意
Cadence
Palladium
这是一个高保真度模拟器，用于 在数字和模拟混合信号IC设计中 进行精确仿真。
Cadence
Encounter
这是一个全面的IC物理验证解决 方案，用于确保设计的正确性和 可靠性。
电路设计基本流程
1. 需求分析
明确设计目标，理解系统需求。
2. 规格制定
定义电路性能参数，如功耗、速度和面积等 。
7. 导出GDSII
将版图导出为GDSII格式，供制造使用。
实验涉及的理论知识
电路分析
数字电路设计
理解电阻、电容、电感等基本元件的 工作原理。
理解逻辑门、触发器等数字电路的基 本设计方法。
模拟电路设计
了解放大器、滤波器等模拟电路的基 本设计方法。
03 实验步骤与操作
实验准备
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
5、creat power ring
在power里选择power planing→add rings会弹出add ring对话框
将值设为1
选上选项，将number of bits设 为3
6、placement
• place→standard cells
里面的参数我们用默认值，1
然后place→place Flip I/O
Cadence 后端实验系列15
布局布线_Encouter
2011.01.10
Outline
• SOC Encounter 简介 • SOC Encounter 布局/布线 流程 • 布局布线中的参数设置 • 演示
SOC Encounter 简介
SOC Encounter是cadence数字集成电路设计平台的 一个集成的后端工具，功能相当强大，可以从综合，一 直做到生成GDSII文件！当然里面集成了很多的工具，如 RC，Nanoroute，FIRE&ICE QXC等。支持超过5000万门 180纳米以下工艺的层次化设计。
——Cell-Based IC Physical Design and Verification-SOC Encounter
Thank you！
SOC Encounter 布局/布线 流程
IO，电源和地的布置
指定平面布置图 平面布置图
电源的规划
电源布线
布线
输入文件
• 逻辑和时序库：TLF或.lib • 物理库：库交换格式（.LEF） • 门级网表：*.v • 时序约束：*.sdc • IO assignment file：*.io
ቤተ መጻሕፍቲ ባይዱ
SOC Encounter同Silicon Ensemble一样，也 是Cadence的自动布线工具。对Silicon Ensemble 而言，最多可以做到0.18的工艺，到0.18工艺以 下，必须使用SOC Encounter。其实，对于0.25以 上工艺，使用SOC Encounter将会大大方便整个后 端设计。
IO约束文件：bin/accu.io
Import design
添加所有的输入文 件
3、在advanced的power里添加 VDD GND
4、布图规划floorplan
一开始有默认值，但我们需要对自动布局的结果进来 手工调整。 Floorplan→specify Floorplan 我们需要芯片具体的尺寸要求改变里面的数值。 将Ratio(H/W) 改为1 将core utilization改为0.5 将core to left /right/top/bottom 改为10
7、Route route→nanoroute
选上timing driven和 SI driven
选择attribute，修改参数
选上ture，意思是 route as short as possible
Weight, spacing都 设为1
得到最后的布线图
参考文献
SOC encounter user guide 台湾经典培训教材-SOC Encounter
SOC Encounter采用层次化设计功能将芯片分割成
多个小块,以便单独进行设计,再重新进行组装。SOC Encounter首先读入RTL或门级网表,并快速构建可准确代 表最终芯片（包括时序、布线、芯片大小,功耗和信号完整 性）的芯片“虚拟原型”。通过使用物理虚拟原型功能,设 计师可以快速验证物理可行性并在逻辑上进行必要更改。
I/O assignment file
I/O assignment file 是可选的输入文件，它可以 用来指示工具放置IO引脚（在一个块级设计）或IO单元 （在芯片级设计），指示芯片pad的分布。如果希望工具 来自动确定这些位置，您可以将该字段留空。它需要输入 一个.def或.io格式的文件，如果没有这个文件，布局工具 将根据实例网表的自动的决定设计的尺寸，而IO的引脚也 将随机的分布。
布局布线设计流程
1、登录服务器，进入终端，输入：encounter ，进入soc encounter
这里输入命令： encounter，就可以启 用soc encounter软件
用户界面
2、调入门级网表和库
网表文件：bin/accu_synth.v
约束文件：bin/accu.sdc
时序库： hjtc18_ff.lib hjtc18_ss.lib hjtc18_tt.lib