二进制计数器
二进制计数器工作原理
二进制计数器工作原理
二进制计数器是一种电子数字电路，用于计数二进制数字。
它通常由
多个触发器组成，每个触发器都有两个稳定状态：置位和复位。
当计
数器接收到时钟信号时，它会根据当前状态向下计数或向上计数。
在
向下计数模式下，计数器会从最大值开始减少，直到达到最小值为止。
在向上计数模式下，计数器会从最小值开始增加，直到达到最大值为止。
二进制计数器的工作原理可以分为以下几个步骤：
1. 初始化：在使用计数器之前，需要将其初始化为一个特定的值。
这
可以通过将所有触发器的状态设置为相应的二进制值来完成。
2. 计数：当计数器接收到时钟信号时，它会根据当前状态进行计数。
如果处于向上模式，则将当前状态加1；如果处于向下模式，则将当前状态减1。
3. 溢出检测：当计数器达到其最大或最小值时，它会发出一个溢出信号。
这可以通过检测所有触发器是否都处于其稳定状态来实现。
4. 重置：如果需要重新开始计数，则可以使用重置信号将所有触发器
的状态设置为初始值。
总之，二进制计数器是一种非常重要的电子数字电路，它可以用于各种应用，如时序控制、频率分频和计时器等。
理解其工作原理对于设计和使用计数器至关重要。
4位同步二进制加法计数器计数最大值
4位同步二进制加法计数器是一种常见的数字电路，用于实现二进制计数。
它可以将二进制数字表示为电信号，并且在每次输入脉冲时进行递增。
下面将详细介绍4位同步二进制加法计数器及其计数的最大值。
一、4位同步二进制加法计数器的原理1. 4位同步二进制加法计数器由4个触发器组成，每个触发器对应一个二进制位。
当输入一个脉冲时，每个触发器根据前一位的状态以及输入脉冲的信号进行状态转换。
这样就实现了二进制数的递增。
2. 触发器之间通过门电路连接，用于控制触发器状态的变化。
这些门电路可以根据具体的设计选择不同的逻辑门，常见的有AND门、OR 门、NOT门等。
3. 4位同步二进制加法计数器是同步计数器，即所有触发器同时接收输入脉冲，确保计数的同步性。
二、4位同步二进制加法计数器的计数最大值1. 4位二进制数的表示范围是0~15，因此4位同步二进制加法计数器的计数最大值为15。
2. 在计数到15后，再输入一个脉冲，计数器将重新从0开始计数，即实现了循环计数。
三、4位同步二进制加法计数器的应用1. 4位同步二进制加法计数器常用于数字电子钟、信号发生器等数字电路中，用于实现计数和定时功能。
2. 它还可以作为其他数字电路的组成部分，用于构建更复杂的逻辑功能。
3. 在数字系统中，计数器是十分重要的组件，它能够实现数字信号的计数和控制，广泛应用于各种数字系统中。
4位同步二进制加法计数器是一种重要的数字电路，通过它可以实现对二进制数的递增计数。
其计数的最大值为15，应用领域广泛。
希望本文内容能够对读者有所启发。
四、4位同步二进制加法计数器的工作原理4位同步二进制加法计数器是一种晶体管数字集成电路，它利用触发器和逻辑门等基本元件构成，能够实现二进制数字的加法计数。
在4位同步二进制加法计数器中，每个触发器代表一个二进制位，通过输入脉冲的控制，能够实现对二进制数的递增计数。
具体来说，当输入一个脉冲信号时，4位同步二进制加法计数器会根据触发器之间的连线和逻辑门的作用，根据之前的状态和输入脉冲的信号进行状态转换，从而实现二进制数的递增。
什么是计数器如何设计一个二进制计数器
什么是计数器如何设计一个二进制计数器计数器是一种电子设备，用于记录和显示特定事件或数据的次数。
它可以根据输入信号的变化来实现计数，常见的应用包括时钟、定时器、频率计等。
二进制计数器是一种特殊类型的计数器，它的计数方式采用二进制编码。
每当触发信号发生变化时，计数器的值会根据预设的计数规则进行自动递增或递减。
二进制计数器常用于电子数字电路中，以表示和控制各种复杂的数字逻辑。
设计一个二进制计数器需要考虑以下几个方面：1. 计数位数：确定计数器的位数决定了其能够表示的最大数字范围。
一般而言，n位二进制计数器可以表示0到2^n-1之间的数字。
2. 计数方向：确定计数器递增或递减的方向。
递增计数器按照二进制编码规则，顺序增加；递减计数器则按照相反的顺序递减。
3. 触发条件：确定计数器何时开始计数。
可以根据时钟信号、外部触发信号和逻辑运算等条件来触发计数器的计数。
4. 计数模式：确定计数器的工作模式，包括连续计数和循环计数。
连续计数模式下，计数器会一直递增或递减，直到达到最大或最小值；循环计数模式下，计数器会在达到最大或最小值后返回到初始值重新计数。
5. 输出接口：设计计数器的输出接口，以便将计数器的结果用于其他逻辑电路。
常见的接口形式包括二进制数码、BCD码、七段显示等。
根据上述要求，设计一个简单的4位二进制递增计数器，以实现从0到15的计数：首先，确定计数器的位数为4位，即可以表示0到15的数字。
其次，计数方向设置为递增模式，按照二进制编码规则从0000到1111。
然后，通过时钟信号触发计数器的计数。
可以将时钟信号作为计数器的输入，每当时钟信号发生一个上升沿或下降沿，计数器的值就会加1或减1。
最后，将计数器的结果输出到一个四位二进制数码管，以显示当前计数器的值。
通过以上设计，一个简单的4位二进制递增计数器便实现了。
它可以用于时钟、定时器、频率计等各种应用场景，并且可以根据需要进行扩展和优化，以满足更为复杂的计数需求。
构成计数器的基本电路
构成计数器的基本电路
构成计数器的基本电路有以下几种：
1. 简单计数器：由多个触发器构成，每个触发器都有两个输入端（时钟输入和复位输入）和一个输出端。
输出端将触发器的状态反映为0或1。
触发器的输出再作为下一个触发器的时钟输入，形成级联的触发器。
当时钟输入触发时，触发器会将状态反转（0变为1，1变为0），从而实现计数功能。
2. 二进制计数器：由多个触发器构成，每个触发器都有两个输入端（时钟输入和复位输入）和一个输出端。
输出端将触发器的状态反映为0或1。
触发器的输出再作为下一个触发器的时钟输入，形成级联的触发器。
二进制计数器根据二进制编码的规则，将输出端的状态组合成二进制数。
例如，一个4位二进制计数器可以表示0到15的数字。
3. 寄存器计数器：是一种可编程计数器，使用寄存器存储计数器的当前状态，并根据特定的逻辑和编程指令执行计数操作。
寄存器计数器通常由多个触发器和控制逻辑组成，可以实现更复杂的计数功能，如按照特定的模式计数、跳过某些数等。
以上是构成计数器的基本电路，当然还有其他更复杂的计数器电路，如环形计数器、分频器等，这些电路在特定的应用场景中起着重要的作用。
8位二进制计数器
“数字逻辑设计及应用”课程设计
题目
8位二进制计数器设计
要求
加减控制信号为1时，加计数；0时，减计数。
使能控制信号为1时，停止计数，并将当前计数值设置为输入值；使能控制信号为0时，计数器按照加减控制信号工作。
写出Verilog代码，给出仿真波形。
思路方法
1、根据要求可知输入信号有一位使能信号，一位加减控制信
号，八位计数初值和时钟信号；而输出则是八位输出计数值。
2、设计过程：采用时钟上升沿有效。
首先判断使能控制信号
（enable），若enable=1，则停止计数并装载输入值；若enable=0，则判断加减控制信号（up_down），若为1则计数值加1，若为0则计数值减1。
3、完成Verilog代码后，设计测试平台进行仿真实验。
仿真中
要尽量检测所有可能的结果，并对仿真结果进行分析。
4、最后进行综合优化，以综合成逻辑电路。
仿真结果及分析
1、仿真波形说明自上而下依次是：时钟信号（clk），使能信
号（enable），上下计数信号（up_down）,输入信号（x_in），输出信号(y_out)
2、首先测试使能信号enable是否满足要求，即当enable=1
时应停止计数并装入初值，其测试波形如下
由上图可发现当enable=1时，无论up_down取何值输出计数值始终装载的是输入值0xfc
3、接着测试up_down信号
由上图可知当enable=0时开始计数。
并且当up_down=1时，增计数模式；up_down=0时减计数模式。
4、完整波形如下
5、综合所得电路如下。
计 数 器
输出方程： 驱动方程：
状态方程：
Y Q0nQ3n
J0 K0 1
J1 Q0n Q3n
K1 Q0n
J2 K2 Q0nQ1n
J3 Q0nQ1nQ2n K3 Q0n
Q n 1 0
Q0n
Q n 1 1
Q0n Q1n Q3n
Q0nQ1n
Q n 1 2
Q0nQ1n Q2n
异步二进制计数器级间连接规律 计数器工作前先清零，清零后的状态为 Q3Q2Q1Q0 0000。当第一个时钟脉 冲信号下降沿到时，触发器 翻转，计数器的状态为 Q3Q2Q1Q0 0001 。当第二个 时钟脉冲信号下降沿到时，触发器 翻转，计数器的状态为Q3Q2Q1Q0 0010 。以 此类推，当第15个时钟脉冲信号下降沿到时，计数器的状态为 Q3Q2Q1Q0 1111。 当第16个时钟脉冲信号下降沿到时，计数器的恢复状态为Q3Q2Q1Q0 0000 。
状态转换表如下表所示。 四位二进制异步加法计数器状态转换表
四位异步二进制加法计数器的时序图如下图所示。 四位异步二进制加法计数器的时序图
十进制计数器较二进制计数器更方便、更熟悉。数字系统中常用十进制计数器。 十进制计数器有10个状态，组成它需要四个触发器，如下图所示。四个触发器共有 16种状态，应保留10个状态（称为有效状态，其余六个是无效状态）。十进制计数 器用BCD码表示计数的状态。BCD码有多种，其中最常见的是8421 BCD码。
这里只重点介绍异步二进制计数器。 异步二进制计数器是指计数脉冲不同时加到所有触发器的时钟输入端，各触 发器状态的变换有先有后。
电路如下图所示，外来脉冲CP加到最低位触发器的时钟输入端，而低位触发 器的输出作为相邻高位触发器的时钟脉冲。
14位二进制串行计数器11 CD4060
14位二进制串行计数器CD4060CD4060 是由一振荡器和14 级二进制串行计数位组成。
振荡器的结构可以是RC 或晶振电路。
CR 为高电平时，计数器清零且振荡器停止工作。
所有的计数器均为主-从触发器，在/CP1 （和CP0 ）的下降沿，计数器以二进制进行计数。
在时钟脉冲线上使用斯密特触发器对时钟的上升和下降时间无限制。
引出端功能符号：/CP1 时钟输入端CP0 时钟输出端/CP0 反向时钟输出端Q4-Q10,Q11-Q14 计数器输出端/Q14 第14 级计数器反相输出端VDD 正电源VSS 地功能表：输入功能/CP1 CRX H 清除下降沿L 计数上升沿L 保持CD4060 是14位二进制计数器/振荡器电路，通过外部简单的RC振荡器，F=1/(2.3RtCt),输出方波时间可选，有2的4次方，5次方，6次方，7次方，8次方，9次方，10次方，12次方，13次方，14次方。
CD4060提供了16 引线多层陶瓷双列直插（D）、熔封陶瓷双列直插（J）、塑料双列直插（P）和陶瓷片状载体（C）4 种封装形式。
CD4060资料/ad/PCB/1482.html该定时器利用CD4060的振荡器组成一个低频阻容振荡器，通过内部多级分频后，可以输出一个长时间的时基信号。
将这个长时间的时基信号再通过多级分频后，就会得到更长的延时控制时间，这就可以组成一个高精度的长延时控制器。
工作原理采用CD4060数字集成电路制作的长延时定时器（一）电路原理图如图所示。
该电路由时基信号发生器、多级分频器和控制电路组成。
时基信号发生器是由CD4060组成的阻容振荡器和它的分频器组成的，其中R的数值为IMn，C的数值为1pF,由振荡器公式t＝2.282 C1，求得t＝2.2s。
经过内部14级分频后，从Q14输出的时基信号周期为10h.多级分频器是由CD4017十进制计数／脉冲分配器组成的。
CD4017共有10个输出端，可组成一个10挡分频器。
二进制计数器及应用
二进制计数器及应用二进制计数器是一种可以递增或递减的电子电路，用于实现二进制数字的计数功能。
它是数字电路中非常常见的一种元件，广泛应用于各种电子设备，包括计算机、通信设备、数字显示以及其他需要计数功能的场合。
下面将对二进制计数器的原理、工作方式以及应用进行详细的解析。
二进制计数器的原理是基于二进制数制的性质。
在二进制数制中，每一位上的数码仅有两个取值，即0和1。
通过不同位上的数码的递增或递减，可以实现整个二进制数字的计数。
二进制计数器根据具体需求可以是n位的，其中n表示该计数器可以表示的不同数字的个数。
二进制计数器可以分为同步计数器和异步计数器两种类型。
同步计数器是指各位的计数是同步进行的，每一位的状态变化受到前一位的影响。
异步计数器则是指各位的计数是异步进行的，各位的状态变化相互独立。
在实际应用中，根据要求选择合适的类型。
同步计数器是常用的类型，其工作原理是通过各位之间的协调关系来实现计数功能。
一个典型的同步计数器由多个触发器构成，每个触发器的输出连接到下一个触发器的输入。
触发器的输入是由前一个触发器的输出以及时钟信号决定的。
通过适当的控制时钟信号，触发器的输出可以按照规定的逻辑关系进行变化，从而实现二进制计数。
同步计数器的优点是计数稳定，缺点是触发器的数量较多，占用面积较大。
异步计数器采用不同的逻辑门电路实现，其工作原理是各位之间的状态变化相互独立。
异步计数器的输入来自于前一位的输出以及其他逻辑门的输出，通过逻辑门的运算来实现状态的变化。
异步计数器的优点是电路简单，占用面积小，但其计数过程中容易出现状态不稳定的问题，需要通过适当的控制电路来解决。
二进制计数器在实际应用中有着广泛的应用。
首先，它是计算机中重要的组成部分之一。
计算机通过使用二进制计数器来实现各种计数功能，例如程序的指令计数、数据的读写计数以及时钟的计数等。
其次，二进制计数器也常用于通信设备中。
通信设备中需要计算传输数据的帧数、错误的个数以及时间的计数等，这些功能大多依赖于二进制计数器。
二进制计数器
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(a) 电路图 （b）时序图
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2．异步二进制减法计数器
必须满足二进制数的减法运算规则：0-1不够减， 应向相邻高位借位，即10-1＝1。
组成二进制减法计数器时，各触发器应当满足： ① 每输入一个计数脉冲，触发器应当翻转一次 （即用T′触发器）； ② 当低位触发器由0变为1时，应输出一个借位信 号加到相邻高位触发器的计数输入端。
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（1）JK触发器组成的3位异步二进制减法计数器 （用CP脉冲下降沿触发）。
仿真
图5-16 3位异步二进制减法计数器
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(a)逻辑图 ( b)时序图
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表5-6 3位二进制减法计数器状态表
CP顺序 0 1 2 3 4 5 6 7 8
Q2 Q1 Q0 000 111 110 101 100 011 010 001 000
8
1000
9
1001
10
1010
11
1011
12
1100
13
1101
14
1110
15
1111
16
0000
22
图5-19 4位同步二进制加法计数器的时序图
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仿真
图5-20 T40位=同J0步=K二0=进1制加法计数器 T1=J1=K1= Q0
T2=J2=K2= Q1Q0
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器翻转，计数减1。
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（2）触发器的翻转条件是：当低位触发器的Q端 全1时再减1，则低位向高位借位。
10－1＝1 100－1＝11 1000－1＝111 10000－1＝1111
计数器的分类
1. 按照进位制数（计数器的模数）划分：★ 二进制计数器随着计数脉冲（时钟脉冲）的输入，按照二进制数规律计数的计数器称为二进制计数器，再具体划分，2个状态循环的是1位二进制计数器，4个状态循环的是2位二进制计数器，8个状态循环的是3位二进制计数器，以此类推。
★ 十进制计数器随着计数脉冲（时钟脉冲）的输入，按照十进制数规律计数的计数器称为十进制计数器，与二进制计数器的内涵不同的是，这里不区分位数，也就是说，十进制计数器就是10个状态循环的计数器。
★进制计数器 除了上述的二进制计数器和十进制计数器外，其他进制（其他 个状态循环）的计数器，都统称为进制计数器。
2. 按计数的增减趋势（状态迁移顺序）划分：★ 加法计数器工作循环中，状态以递增规律迁移的计数器就称为加法计数器，也叫递增计数器。
★ 减法计数器工作循环中，状态以递减规律迁移的计数器就称为减法计数器，也叫递减计数器。
★ 可逆计数器既可以进行递增计数，也可以进行递减计数的计数器，称为可逆计数器，也叫双向计数器。
一般而言，可逆计数器设置有加减控制信号，加减控制信号的不同信号输入，决定了该计数器具体的状态迁移顺序，上一节中，【例8.2.2】所示电路就是一个典型的可逆计数器。
3. 按时钟脉冲输入方式（计数器工作方式）划分：★ 同步计数器计数器电路中，使用的触发器类型相同，且共用相同的计数脉冲（时钟脉冲）信号时，就称为同步计数器，其内部的触发器的工作点一致，状态变化同时发生。
★ 异步计数器计数器电路中，使用的触发器的工作点不一致，状态变化的时间不一致，就称为异步计数器。
从电路结构上看，异步计数器内部，往往有的触发器的时钟信号是输入的计数脉冲，有的触发器的时钟信号却是其他触发器的输出状态。
N N N按照时钟脉冲输入方式来划分计数器种类，其实际含义，和时序逻辑电路分为同步时序电路和异步时序电路的划分是一致的，常常就称为计数器按照工作方式的区分。
综合上述三种分类方式，形成了计数器繁多的种类区分，如图8.3.1所示。
二进制计数器的原理
二进制计数器的原理1.二进制异步加计数器的原理原理分析:假设各触发器均处于0态，根据电路结构特点以及D 触发器工作特性，不难得到其状态图和时序图，它们分别如图8.4.2和图8.4.3所示。
其中虚线是考虑触发器的传输延迟时间tpd后的波形。
由状态图可以清楚地看到，从初始状态000(由清零脉冲所置)开始，每输入一个计数脉冲，计数器的状态按二进制递增（加1），输入第8个计数脉冲后，计数器又回到000状态。
因此它是23进制加计数器，也称模八（M=8）加计数器。
从时序图可以清楚地看到Q0，Q1,Q2的周期分别是计数脉冲（CP）周期的2倍，4倍、8倍，也就是说Q0,Q1,Q2,分别对CP波形进行了二分频，四分频，八分频，因而计数器也可作为分频器。
需要说明的是，由图8.4.3中的虚线波形可知，在考虑各触发器的传输延迟时间tpd时,对于一个n 位的二进制异步计数器来说，从一个计数脉冲（设为上升沿起作用）到来,到n 个触发器都翻转稳定,需要经历的最长时间是ntpd ，为保证计数器的状态能正确反应计数脉冲的个数,下一个计数脉冲（上升沿）必须在ntpd 后到来，因此计数脉冲的最小周期Tmin＝ntpd 。
2.二进制异步减计数器的原理原理分析：图8.4.4是3位二进制异步减计数器的逻辑图和状态图。
从初态000开始，在第一个计数脉冲作用后，触发器FF0由0翻转为1（Q0的借位信号），此上升沿使FF1也由0翻转为1(Q1的借位信号)，这个上升沿又使FF2 由0翻转为1，即计数器由000变成了111状态。
在这一过程中，Q0向Q1进行了借位,Q1向Q2进行了借位。
此后，每输入1个计数脉冲，计数器的状态按二进制递减（减1）。
输入第8个计数脉冲后，计数器又回到000状态，完成一次循环。
因此，该计数器是23进制（模8）异步减计数器，它同样具有分频作用。
3.二进制同步加计数器，同步减计数器的原理二进制同步加计数器的原理分析：图8.4.5是用JK触发器（但已令J=K）组成的4位二进制（M=16）同步加计数器。
74LS161
图2 集成计数器的级联 （2）用反馈清零法获得任意进制计数器 由于集成计数器一般都设置有清零端和置数端，而且无论是 清零还是置数都有同步和异步之分。例如，4 位二进制同步加法计 数器74LS163的清零和置数均采用同步方式，而有的只有异步清 零功能。获得任意进 制计数器的方法很多，本书只介绍用反馈清 零法获得任意进制计数器。 如用74LS16l构成九进制加法计数器，九进制计数器（N＝9） 有9个状态，而74LS161在计数过程中有16个状态（M＝［6）， 正常循环从0000到1111，要构成九进制加法计数器，此时必须设 法 跳过M－N（16 － 9＝7）个状态。74LS161具有异步清零功能， 在其计数过程当中，不管它的输出处于哪 一状态，只要在异步清 零输人端加一低电平电压，使CR＝0，74LS161的输出会立即从 那个状态回到0000状 态。清零信号（CR＝0）消失后，74LS161 又从0000状态开始重新计数。 如图3（a）所示的九进制计数器，就是借助74LS161的异步 清零功能实现的。如图3（b）所示电路是九进 制计数器的主循环 状态图。
பைடு நூலகம்
计数器的种类很多，按其进制不同分为二进制计数器、十 进制计数器、N进制计数器；按触发器翻转是否 同步分为 异步计数器和同步计数器；按计数时是增还是减分为加法 计数器、减法计数器和加/减法（可逆 ）计数器。下面首 先介绍二进制计数器。 1．集成二进制计数器74LS161 74LS161是4位二进制同步加法计数器，除了有二进 制加法计数功能外，还具有异步清零、同步并行置数 、 保持等功能。74LS161的逻辑电路图和引脚排列图如图1 所示，CR是异步清零端，LD是预置数控制端，D0 ，D1， D2，D3是预置数据输人端，P和T是计数使能端，C是进 位输出端，它的设置为多片集成计数器的级 联提供了方 便。 74LS161的功能表如表1所示。由表可知，74LS161 具有以下功能。
计数器的原理
计数器的原理计数器是数字电路中广泛使用的逻辑部件，是时序逻辑电路中最重要的逻辑部件之一。
计数器除用于对输入脉冲的个数进行计数外，还可以用于分频、定时、产生节拍脉冲等。
计数器按计数脉冲的作用方式分类，有同步计数器和异步计数器；按功能分类，有加法计数器、减法计数器和既具有加法又有减法的可逆计数器；按计数进制的不同，又可分为二进制计数器、十进制计数器和任意进制计数器。
一、计数器的工作原理1、二进制计数器（1）异步二进制加法计数器图1所示为用JK触发器组成的4位异步二进制加法计数器逻辑图。
图中4个触发器F0~F3均处于计数工作状态。
计数脉冲从最低位触发器F0的CP端输入，每输入一个计数脉冲，F0的状态改变一次。
低位触发器的Q端与高位触发器的CP端相连。
每当低位触发器的状态由1变0时，即输出一负跳变脉冲时，高位触发器翻转。
各触发器置0端R D并联，作为清0端，清0后，使触发器初态为0000。
当第一个计数脉冲输入后，脉冲后沿使F0的Q0由0变1，F1、F2、F3均保持0态，计数器的状态为0001；当图1 4位异步二进制加法计数器第二个计数脉冲输入后，Q0由1变为0，但Q0的这个负跳变加至F1的CP端，使Q1由0变为1，而此时F3、F2仍保持0状态，计数器的状态为0010。
依此类推，对于F0来说，每来一个计数脉冲后沿，Q0的状态就改变，而对于F1、F2、F3来说，则要看前一位输出端Q 是否从1跳到0，即后沿到来时，其输出端的状态才改变，否则Q1、Q2、Q3端的状态同前一个状态一样。
这样在第15个计数脉冲输入后，计数器的状态为1111，第16个计数脉冲输入，计数器恢复为0000。
由上述分析可知，一个4位二进制加法计数器有24=16种状态，每经过十六个计数脉冲，计数器的状态就循环一次。
通常把计数器的状态数称之为计数器的进制数（或称计数器的模），因此，4位二进制计数器也可称之为1位十六进制（模16）计数器。
表1所示为4位二进制加法计数器的状态表。
二进制计数器
图5-17 4位二进制同步加法计数器74LS161的逻辑符号
如表5-6所示为74LS161的功能表。
清零 RD 0 1 1 1 1
预置 LD × 0 1 1 1
使能
EP ET ××
××
0× ×0
1
1
表5-6 74LS161的功能表
J1 J2
K1 K2
Q0 Q0Q1
J3 K3 Q0Q1Q2
由于该电路的驱动方程规律性较强，只需用“观察法”就 可画出时序波形图或状态转换表（参见表5-4）。
表5-4 4位二进制同步加法计数器的状态转换表
计数脉冲序号 0 1 2 3 4 5 6
电路状态 Q3Q2Q1Q0 0000 0001 0010 0011 0100 0101 0110
如图5-11所示为JK触发器组成的4位异步二进制加法计数器的 电路结构。
图5-11 4位异步二进制加法计数器的电路结构
图5-11中，将JK触发器连接成T触发器（即 J K 1 ）的 形式，最低位触发器 FF0的时钟脉冲输入端接计数脉冲CP，其 他触发器的时钟脉冲输入端接相邻低位触发器的Q端。
由于该电路的连线简单且规律性强，因此无须用前面介绍的 分析步骤进行分析，只需进行简单的观察与分析就可画出时序波 形图和状态转换图，这种分析方法称为“观察法”。
2）二进制同步减法计数器
如表5-5所示为4位二进制同步减法计数器的状态转换表。
计数脉冲序号
电路状态 Q3Q2Q1Q0
等效十进制数
0
0000
0
1
1111
15
2
1110
14
3
数字电路二进制十进制计数器
CP
计数脉冲
n个触发器 组合电路
Z
进位输出
图6.5.1 计数器旳基本构造框图
1
(1)按模值
二进制计数器 十进制计数器 任意进制计数器
(2)按存储器旳状态变 化是否同步进行
同步计数器 异步计数器
加法计数器
(3)按逻辑功能 减法计数器 可逆计数器
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一、二进制计数器
模值M=2n， 计数范围：0～2n-1
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一、二进制计数器
2.异步二进制计数器（由SSI构成） (1)加法计数器 ①基本构造
a.T′FF形式 b.CP1=CP，CPi =
Qi-1 上升沿触发 Qi-1 下降沿触发
n
c. Z Qj
j 1
( i=2,3,…,n )
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②电路实例 例2 用DFF构成旳3位二进制异步加法计数器电
路，如图6.5.5所示。
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一、二进制计数器
1.同步二进制计数器（由SSI构成）
(2)减法计数器
①基本构造
a.CP1=CP2=…=CPn=CP
b.TFF形式 i1
c.T1=1，Ti Qj (i 2,3, , n)
n
j 1
d. Z Qj
j 1
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同步计数器小结：
同步计数器旳特点是：在计数过程中，应 该翻转旳触发器是同步翻转旳，不需要逐 层推移。因而同步计数器旳稳定时间只取 决于单级触发器旳翻转时间（与位数多少 无关），计数速度快。因为计数脉冲要同 步加到各级触发器旳CP输入端，就要求给 出计数脉冲旳电路具有较大旳驱动能力。
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③应用：
74161旳同步级联方式
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一、二进制计数器
二进制计数器
FF1 Q0 Q0 1
1J C1 1K
FF2 Q1 Q1 1
1J C1 1K
C Q2 Q2
并行 进位
若采用上升沿触发 若采用上升沿触发 上升沿
CP0= CP CP1=Q0 CP2=Q1
(二) 二进制异步减法计数器 二 CP Q2Q1Q (J = K = 1) 上升沿触发 0 00 0 0 FF0 FF2 FF1 1 1 1 1 1J 1J 1J 2 1 1 0 C1 Q2 C1 Q0 C1 Q1 3 1 0 1 1K 4 1K 1 0 0 CP 1K Q2 Q1 5 Q0 0 1 1 B 1 & 1 1 6 0 1 0 7 0 0 1 8 0 0 0
三、 计数器的分类 按数制分： 按数制分： 二进制计数器 十进制计数器 N 进制(任意进制)计数器 进制(任意进制) 按计数 方式分： 方式分： 按时钟 控制分： 控制分： 按开关 元件分： 元件分： 加法计数器 减法计数器 可逆计数 (Up-Down Counter) 同步计数器 (Synchronous ) 异步计数器 (Asynchronous ) TTL 计数器 CMOS 计数器
CP0= CP CP1= Q0 CP2= Q1 B = Q2n Q1n Q0n
Q2 、Q1 、Q0
T0 = 1
FF0
1J C1 1K
T1=Q0n
Q0 FF1
1J C1 1K
T2= Q1n Q0n
& &
FF1 Q1 Q1
1J C1 1K
B Q2 Q2
Q0
二、二进制异步计数器 (一) 二进制异步加法计数器 一 CP Q0 Q1 Q2
FF0 CP 1
1J C1 1K
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课题：二进制计数器
课时：讲三课时练一课时
教学要求：
（1）掌握计数器的功能；（除计数外，还可用于分频、定时、测量等）
（2）掌握二进制计数器的功能、组成及常见的分类。
教学过程：
能够记忆输入脉冲个数的电路称为计数器。
计数器
二进制计数器
十进制计数器
N进制计数器
加法计数器
同步计数器
异步计数器
减法计数器
可逆计数器
加法计数器
减法计数器
可逆计数器
二进制计数器
十进制计数器
N进制计数器
1、异步二进制计数器
1、电路组成
从图中可知：CP脉冲直接控制F0的翻转，Q0控制F1的翻转，Q1控制F2的翻转。
2、工作过程
（1）计数器工作前应先清零。
使CR＝0，则Q2Q1Q0=000。
（2）计数：CR＝1。
当第一个CP脉冲的下降沿到来时，F0翻转――Q0由0变到1，F1不翻转，F2不翻转。
当第二个CP脉冲
的下降沿到来时，F0翻转――Q0由1变到0，此时F1翻转
――Q1由0变到1，F2不翻转。
当第三个CP脉冲的下降沿来
时，F0翻转――Q0由0变到1，此时F1不翻转――Q1仍为1，
F2还是不翻转。
当第四个CP脉冲的下降沿来时，F0翻转
――Q0由1变到0，此时F1翻转――Q1由1变为0，F2也翻转
――Q2由0变为1。
依次循环。
波形图：
2、异步二进制减法计数器
电路图：《教材》P234的图给学生分析，下图请学生自己分析。
功能表 波形图
F0每输入一个时钟脉冲翻转一次，F1在Q0由1变0时翻转，F2在Q1由1变0时翻转。
3、二进制同步计数器
电路图：《教材》P235的图给学生分析，下图请学生自己分析。
电路分析：F
0每输入一个时钟脉冲翻转一次；F
1
在Q
=1时，在
CP Q2Q1Q0
下一个CP 触发沿到来时翻转；F 2在Q 0=Q 1=1时，在下一个CP 触发沿到来时翻转。
功能
表：
波形图：
4、 集成二进制计数器简介P236
1、 四位异步二进制计数器CT74LS293
功能：实现四位异步二进制加法计数和三位异步二进制加法计数。
符号意义：“×”表示取值任意――0或1；“↓”表示由高电平跳变到低电平――脉冲的下降沿触发，“↑”脉冲的上升沿――正跳变触发。
2、四位同步二进制可逆计数器CT74LS193
功能：预置数码、加减可逆的同步计数功能。
课题：十进制计数器
课时：讲一练一
教学要求：
（1）了解二－十进制编码规则；
（2）掌握异步十进制加法计数器的功能、组成及工作原理的分析。
教学过程：
1、二十进制编码
1、BCD码：二进制数码表示十进制数的方法。
表示一位十进制
数至少要几位二进制数。
常用的编码由：8421BCD码、
5421BCD码等。
二、十进制计数器：从0000记数到1001，跳过1010－1111。
1、电路组成：
分析：CP控制F0，当每个CP的下降沿F0均翻转；Q0控制F1，且J1＝
Q3，K＝1；Q1控制F2，且J2＝K2＝1，当每个Q1的下降沿F2就翻转；Q0还控制了F3，J3＝Q1Q2，K＝1。
2、工作原理：
（1）功能表分析： （2）波形图
CP Q3Q2Q1Q0
00000
10001
20010
30011
40100
50101
60110
70111
81000
91001
100000
例：分析图示计数器为几进制计数器。
每来5个计数脉冲计数器状态重复一次，所以该计数器为五进制计数器。
例：分析图示计数器为几进制计数器。
功能表：
每来5个计数脉冲计数器状态重复一次，所以该计数器为五进制计数器。
作业：
课堂：12－8
课后：12－6、7
课题：集成十进制计数器简介
课时：讲一练一课时
教学要求：
（1）了解集成十进制计数器的外引线排列、引出端的作用及计数功能；
（2）掌握CT74LS160的应用。
教学过程：
1、可预置数码的十进制计数器CT74LS160
1、外引线排列：
CR：清零端；
LD：置数端；
CT T、CT P：计数、保持 选择端；
CO：进位端。
练习：用集成同步十进制计数器CT74LS160构成三位十进制计数器的逻辑联线图。
个位
十位
百位
个位
十位
百位。