verilog语言-设计一个交通灯信号控制电路

烁,59>=k>=0 红灯亮。 对于数码管输出，当 129>=k>=70 时，数码管个位输出=(k-70)%10，十位输出为(k-70-
个位)/10；当 69>=k>=60 数码管个位输出=(k-60)%10，十位输出为(k-60-个位)/10，当 59>=k>=0 时，数码管个位输出=k%10 十位输出为(k-个位)/10。 分频模块：
采用同步时序逻辑。包括一个循环计数器，三个比较器，always 控制。
通过分频后的 CLK1 新号（1Hz），进行对一个循环变量“k”的周期为 130 的循环，进 而控制三个灯的控制；具体循环为：clk1 每进行一次跳变，k 值减 1；当 K=0 时，重新复值
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为 129。 通 过 比 较 器 ， 每 个 灯 的 条 件 不 同 ， 当 129>=k>=70 时 绿 灯 亮 ,69>=k>=60 黄 灯 闪
//**************************************************** //此为控制部分 //**************??************************** always @(posedge clk1) if(!rst) //??res???1??????? begin
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直接用两个七段译码显示倒计时数。 Rst 信号是清零用的，为“1”时，三个信号灯及循环变量 k 复位置“0”。
流程图
开始
输入 50MHz
clk1:1Hz
循环变量 k 计数
70≤k≤ 129
yel=~yel
60 ≤ k ≤69
0≤k≤ 59
图四
red=1 显示输出
blu=1
3.时序说明：
wire [6:0] led10; reg[3:0] out10,out1; reg[5:0] j; reg[7:0] k; //j,k reg clk1; // initial begin k='d129; blu<=0;
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门级
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yel<=0;
red<=0;
//j=0;
//clk1<=0;
二、实验设备（环境）及要求
实验 EDA 工具为: 预装了 Synplify Pro 9.6.2 和 ModelSim SE 6.2b 的 PC 机。
三、实验内容与步骤
1.设计思路概述
总体上分为三个大模块，即：顶层模块、分频模块、控制模块、译码显示模块。作用如下： 顶层及控制模块： 此模块做例化，和控制，是本程序的主体，对底层的分频模块和译码显示模块进行例化，并 且做控制设计。控制设计如下：
分频模块：
输入 50MHz 的信号，rst 为“1”时，计数器 j 置“0”，并在以后每经历一个系统时钟周期 时加 1，知道 k=49999999 时，clk1=~clk1，同时 k=0.到此分频完成。 （在实际代码编写中，为了代码的精简，此模块已经集成入顶层及控制模块）
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clk 50MHz
解释
备注
系统时钟, 50MHz
为了方便，这里取 2ns
最终三灯状态
分别绿红灯，
“1”为亮“0”为灭
循环计数变量
用以状态判断控制
倒计时十位七段译码
数码管十位显示
倒计时个位七段译码
数码管个位显示
倒计时个位上的数字
控制模块的输出
倒计时十位上的数字
控制模块的输出
系统控制变量
高电平有效
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上图中 blu,yel,red,三个信号反映的绿黄红交通灯的状态，其中包括绿灯亮 60 秒，黄灯以 2HZ 为周期闪烁，红灯亮 60s,总周期为 130s。 上图为循环控制变量的值随分频后信号从 129 到 0 的循环计数。
always@(din_1s) begin case(din_1s) 0 : led_data_1s = 7'b0001000;
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//个位输入 // 十位输入 // 数码管个位输出 // 数码管十位输出
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1 : led_data_1s = 7'b1101101; 2 : led_data_1s = 7'b0100010; 3 : led_data_1s = 7'b0100100; 4 : led_data_1s = 7'b1000101; 5 : led_data_1s = 7'b0010100; 6 : led_data_1s = 7'b0010000; 7 : led_data_1s = 7'b0101101; 8 : led_data_1s = 7'b0000000; 9 : led_data_1s = 7'b0000100; default : led_data_1s = 7'b1111111; endcase end always@(din_10s) begin case(din_10s) 0 : led_data_10s = 7'b0001000; 1 : led_data_10s = 7'b1101101; 2 : led_data_10s = 7'b0100010; 3 : led_data_10s = 7'b0100100; 4 : led_data_10s = 7'b1000101; 5 : led_data_10s = 7'b0010100; 6 : led_data_10s = 7'b0010000; 7 : led_data_10s = 7'b0101101; 8 : led_data_10s = 7'b0000000; 9 : led_data_10s = 7'b0000100; default : led_data_10s = 7'b1111111; endcase end endmodule
显示状态以及三个灯的颜色显示（blu,yel,red,分别是绿黄红灯，“1”表示灯亮，“0”表示灭）。 输入 clk 的频率很大，需要通过计数器对其进行分频。首先计数产生一个 1Hz 的输出，通过 该输出再次循环计数，产生周期为 130 的计数变量，从而控制各个灯的亮灭。而控制黄灯闪 烁的分频，为方便起见，仍以 1s 为单位，每秒钟改变一次。 用 if 嵌套语句来控制三灯亮与灭，同时间接地进行倒计时的过程，输出个位和十位上的数，
分频模块用以把输入的 50MHz 的信号转换为 1Hz 信号，便于其后的交通灯控制及数码 管输出。 译码模块：
考虑到数字显示需要两个七段译码器，且在数字系统中，数字的表示都是采用二进制， 因为两个管子分别输入，所以需要把循环变量 k 转换为有用的十位和各位输出。 为了方便，把循环变量 k 减去各状态的基数值后，用数学方法取十位和各位分别做输入。 如绿灯时，129>=k>=70 时，数码管个位输出=(k-70)%10，十位输出为(k-70-个位)/10。 七段译码器的设计原理如图：
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西北工业大学
《FPGA》实验报告
学 院： 学 号： 姓 名： 专 业： 实验时间： 实验地点： 指导教师：
软件与微电子学院 2011303596 杨清山 微电子学 2013/11/11 毅字楼 335 韩兵
西北工业大学
2013 年 11 月
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大作业 设计一个交通灯信号控制电路
end
//****************************************** //这是分频部分功能实现
//**************??**************************
always@(posedge clk or posedge rst)
begin
if(rst)
else red<=1; //yel<=0; out1=k%10; out10=(k-out1)/10;
end else
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begin blu<=0; yel<=0; red<=0;
end decode d(.din_1s(out1),
.din_10s(out10), .led_data_1s(led1), .led_data_10s(led10));
计数器显示计数
rst
译码显示模块：
图四
J=4999 9999
clk=~clk
输入端口：
din_1s
显示器个位数据，由控制模块输入
din_10s
显示器十位数据，由控制模块输入
输出端口：
led_data_1s
显示器个位数据的译码
led_data_10s
显示器十位数据的译码
时序说明：
此模块接受主模块输出的个位和十位的数值控制，并间接受（系统时钟）clk(50MHz) 和
输出：led1
led10
全局时钟信号，50MHz 全局复位端，高电平有效 个位七段译码 十位七段译码
时序说明：加上时钟信号之后，首先用 reset 清零，然后分频模块会分频产生分频时钟 clk1，根据分频时钟的高与低，进而进行变量循环，然后会控制 3 个状态之间的跳转，译码 显示模块会同步通过数码管来显示倒计时数；灯控信号 blu,yel,red 同时输出对交通灯的控制。
综合结果：
顶层及控制，分频模块的综合 RTL 级电路如图：
译码显示模块的综合如下：
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RTL 级
6.代码及注释
此为顶层及控制模块代码： `include "./decode.v" module bulb(clk,rst,red,blu,yel,led1,led10);