FPGA课程设计

西安欧亚学院信息工程学院FPGA系统开发设计报告2013 / 2014 学年第二学期设计题目：基于VHDL的分频计设计专业班级：统本电信1201班姓名学号：李瑞洋12620102154071 指导教师：张秀芳设计成绩：一、设计任务及要求：当系统正常工作时，由系统时钟提供的50MHz的输入信号，经过信号源模块，先通过100分频产生1MHZ的时钟信号，再将1MHZ的时钟信号分频产生多种频率输出，其中1HZ的输出频率被作为控制模块的时钟输入，7812HZ的输出频率被作为显示模块的时钟输入，由控制模块产生的计数使能信号testen和清零信号clr对计数模块进行控制，而由其产生的锁存信号load对锁存模块进行控制，一旦计数使能信号为高电平，并且时钟上升沿到来，计数器便开始正常计数，清零信号到来则计数清零，而当锁存信号为高电平时，数据便被锁存器锁存，然后将锁存的数据输出到显示模块显示出来，数据锁存保证系统可以稳定显示数据，显示译码驱动电路将二进制表示的计数结果转换成相应的能够在数码显示管上可以显示的十进制结果。

在数码显示管上可以看到计数结果。

数字频率计的原理框图如图所示。

主要由5个模块组成，分别是：信号源模块、控制模块、计数模块、锁存器模块和显示器模块[6]二、基本设计思路根据数字频率计的系统原理，cnt控制信号发生器。

testctl的计数使能信号testen能产生一个1 s宽的周期信号，并对频率计的每一计数器Cnt10的ENA 使能端进行同步控制：当testen高电平时允许计数、低电平时停止计数。

reg32b为锁存器。

在信号load的上升沿时，立即对模块的输入口的数据锁存到reg32b的内部，并由reg32b的输出端输出，然后，七段译码器可以译码输出。

在这里使用了锁存器，好处是可以稳定显示数据，不会由于周期性的清零信号而不断闪烁。

Cnt10为十进制计数器。

有一时钟使能输入端ENA，用于锁定计数值。

当高电平时允许计数，低电平时禁止计数。

将八个十进制计数器Cnt10级联起来实现8 位十进制计数功能[2，7]。

disply为七段译码显示驱动电路，可以将频率计数的结果译成能在数码管上显示的相对应的阿拉伯数字，便于读取测量的结果。

为了实现系统功能，测频控制信号发生器testctl、计数器Cnt10、锁存器reg32b存在一个工作时序的问题，设计时需要综合考虑。

8位数字频率计的顶层框图（endfreq.bdf），设计实现包括信号源模块（F1MHZ、CNT）、频率计模块（FREQ）和显示模块（display）三大模块。

下面分别介绍三个模块的结构和实现方法。

三.单元模块设计实现及仿真1、信号源模块的实现（1）功能简介信号源是为了产生1MHz 的门控信号和待测的定频信号，而对输入系统时钟clk（50MHz）进行分频的模块，设计源代码PIN1MHZ.VHD 对输入系统时钟clk （50MHz）进行分频产生1MHz 信号。

（2）原程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY PIN1MHZ_1 ISPORT (clkin : IN STD_LOGIC;clkout : OUT STD_LOGIC);END PIN1MHZ_1;ARCHITECTURE A OF PIN1MHZ_1 ISBEGINPROCESS(clkin)variable cnttemp : INTEGER RANGE 0 TO 99;BEGINIF clkin='1' AND clkin'event THENIF cnttemp=99 THEN cnttemp:=0;ELSEIF cnttemp<50 THEN clkout<='1';ELSE clkout<='0';END IF;cnttemp:=cnttemp+1;END IF;END IF;END PROCESS;END A;（3）仿真波形2、频率计模块的实现(1)功能简介此程序要求将1MHZ的输入频率分别进行21分频(产生500KHZ的输出频freq500k)、23分频(产生125 KHZ的输出频率freq125k)、25分频(产生31250HZ 的输出频freq31250)、27分频(产生7812HZ的输出频率freq7812)、29分频(产生1953HZ的输出频率freq1953)、211分频(产生488HZ的输出频率freq488)、213分频(产生1HZ的输出频率freq1)。

(2)原程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt isport(clk : in std_logic; --1MHz 输入freq1 : out std_logic; --1Hz 输出freq488 : out std_logic; --488Hz 输出freq1953 : out std_logic; --1953Hz 输出freq7812 : out std_logic; --7812Hz 输出freq31250: out std_logic; --31250Hz 输出freq125k : out std_logic; --125KHz 输出freq500k : out std_logic ); --500KHz 输出end cnt;architecture behv of cnt issignal temp: std_logic_vector(19 downto 0);beginprocess(clk)beginif clk'event and clk ='1' thenif temp="11110100001000111111" thentemp<="00000000000000000000";elsetemp<=temp+1;end if;end if;end process;freq1<=temp(19);freq488<=temp(10);freq1953<=temp(8);freq7812<=temp(6);freq31250<=temp(4);freq125k<=temp(2);freq500k<=temp(0);end behv;（3）仿真波形3.测频控制信号产生器(1)功能简介控制模块的作用是产生测频所需要的各种控制信号。

控制信号的标准输入时钟为1HZ,每两个时钟周期进行一次频率测量。

该模块产生的3个控制信号，分别为TSTEN,LOAD,CLR_CNT.CLR_CNT信号用于在每次测量开始时，对计数器进行复位，以清除上次测量的结果，该复位信号高电平有效，持续半个时钟周期的时间。

TSTEN为计数允许信号，在TSTEN信号的上升沿时刻计数模块开始对输入信号的频率进行测量，测量时间恰为一个时钟周期(正好为单位时间1s)，在此时间里被测信号的脉冲数进行计数，即为信号的频率。

然后将值锁存，并送到数码管显示出来。

设置锁存器的好处是使显示的数据稳定，不会由于周期性的清零信号而不断闪烁。

在每一次测量开始时，都必须重新对计数器清0[7]。

(2)源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY TESTCTL ISPORT ( CLK: IN STD_LOGIC; --1 Hz测频控制时钟TSTEN: OUT STD_LOGIC; --计数器时钟使能CLR_CNT: OUT STD_LOGIC; --计数器清零LOAD: OUT STD_LOGIC); --输出锁存信号END TESTCTL;ARCHITECTURE ART OF TESTCTL ISSIGNAL DIV2CLK :STD_LOGIC;SIGNAL CLR :STD_LOGIC;SIGNAL loadcnt :STD_LOGIC;BEGINPROCESS ( CLK ) ISBEGINIF CLK'EVENT AND CLK= '1' --1 HZ时钟二分频THEN DIV2CLK<=NOT DIV2CLK;END IF ;END PROCESS;PROCESS ( CLK,DIV2CLK )BEGINIF CLK= '0' AND DIV2CLK = '0' THEN --产生计数器清零信号CLR<= '1';ELSE CLR<= '0' ;END IF;if clr='0' and div2clk='0' thenloadcnt<='1';else loadcnt<='0';end if;END PROCESS;LOAD<=not div2clk; TSTEN<=DIV2CLK;CLR_CNT<=CLR;END ARCHITECTURE ART;(3)仿真波形4.锁存器(1)功能简介锁存器模块也是必不可少的，测量模块测量完成后，在load信号的上升沿时刻将测量值锁存到寄存器中，然后输出到显示模块。

锁存器是起数据保持的作用，它将会把数据保存到下次触发或复位。

主要是主从触发器组成的。

用于存储数据来进行交换，使数据稳定下来保持一段时间不变化，直到新的数据将其替换。

(2)源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG32B ISPORT(LOAD: IN STD_LOGIC;DIN: IN STD_LOGIC_VECTOR(31 DOWNTO 0);DOUT: OUT STD_LOGIC_VECTOR(31 DOWNTO 0));END ENTITY REG32B;ARCHITECTURE ART OF REG32B ISBEGINPROCESS ( LOAD, DIN ) ISBEGINIF LOAD 'EVENT AND LOAD= '1'THEN DOUT<=DIN; --锁存输入数据END IF;END PROCESS;END ART;（3）仿真波形5．十进制计数器(1)功能简介计数器模块是由8个带有异步清零端，进位信号输出的模为10的计数模块级连而成。