数字电子电路技术期末复习重点(整理版)

数字电子技术期末考试

题型分布：

一、选择题：15分（每题1分，共15分）

其中有一道多选题

在JK触发器中，当Q=0，Q*=1的时候，下列J和K的状态符合的是（A、B）

A.J=1，K=0

B. J=1,K=1

二、填空题：23分（每空1分，共23分）

三、判断题：5分（每题1分，共5分）

四、计算大题：57分（8个大题）

1.公式法化简（1题，共5分，考课后作业题）

2.卡诺图化简（1题，共5分，考课后作业题）

3.组合逻辑电路（分析）（1题，共12分，考课后作业题）

4.触发器P254 题

5.18 考里面的两个波形图（10分，每个图5分）5和

6. 考第六章（时序逻辑）的课后习题或者书上例题（17分，一道7分，一道10分）

7和8. 考第七章（存储器）的课后习题或者书上例题（8分，每道4分）

具体书上每章的题型和分值分布：

第一章和第二章（17分）：选择题：4分、填空题：2分、判断题：1分、

计算大题：10分。

第三章（5分）：选择题：1分、填空题：2分、判断题：2分。

填空题在P67 什么叫正逻辑？什么叫负逻辑？

正逻辑：以高电平表示逻辑1，低电平表示逻辑0；

负逻辑：以高电平表示逻辑0，低电平表示逻辑1。第四章（24分）：选择题：4分、填空题：6分、判断题：2分、

计算大题：12分。

第五章（17分）：选择题：3分、填空题：4分、计算大题：10分。

第六章（24分）：选择题：3分、填空题：4分、计算大题：17分。

第七章（13分）：填空题：5分、计算大题：8分。

选择填空判断（老师上课说的）整理版：

1、选择三变量的最小项。

最小项：A’B’C’ A’B’C A’BC’ A’BC AB’C’ AB’C ABC’ ABC

最大项：A’+B’+C’ A’+B’+C A’+B+C’ A’+B+C A+B’+C’ A+B’+C A+B+C’ A+B+C

2、全体最小项之和为1，两个最小项的乘积为0。P36

3、与非门电路，输入全为1时，输出为0。

4、一位16进制可用四位二进制数表示。

50位状态需要6个二进制码。2的6次方=64。

5、8421的权是2³2²2¹2º。P13

6、一位十进制数用8421 BCD码表示17是（0001 0111）BCD。

P13 8421 BCD码是用四位二进制数表示一位十进制数。

7、格雷码（循环码）不是有权码（恒权码），是变权码。

8421、2421、5211是恒权码。余3码不是恒权码，是变权码。

8、十进制数的3用余3循环码表示为0110。P13 余3码=正常数+3。

9、8选1的数据选择器，数据输入端（D）有8个，地址输入端（A）有3个。

4选1的数据选择器，数据输入端（D）有4个，地址输入端（A）有2个。

16选1的数据选择器有4个输入栏。

P188

10、全加器的输入端有3个输入端（考虑来自低位的进位、被加数、加数），

2个输出端。

半加器的有2个输入端（不用考虑高、低位的进位，只需要考虑被加数和加数），2个输出端。

10、组合逻辑电路：编码器和译码器是互逆的关系。

编码器：为了区分一系列不同的事物，将其中的每个事物用一个二值代码表示。

将输入的每一个高、低电平信号编成一个对应的二进制代码。

普通编码器：任何时刻只允许输入一个编码信号，否则输出将发生混乱。

优先编码器：允许同时输入两个以上的编码信号，当几个输入信号同时出现，只对优先权最高的一个进行编码。

译码器：将每个输入的二进制代码译成对应的输出高、低电平信号或另外一个代

码。

数据选择器：在数字信号传输过程中，有时需要从一组输入数据中选出某一个来，

这时就需要用到数据选择器或多路开关。

加法器：两个二进制数之间的算术运算无论是加、减、乘、除，目前在数字计算机中都是化作若干步加法运算进行的。因此，加法器是构成算术运算器的基本单元。

半加器：不考虑来自低位的进位，将两个1位二进制数相加。

全加器：将两个多二进制数相加时，除了最低位外，每一位都应考虑来自低位的进位，即将两个对应位的加数和来自低位的进位3个数相加。

数值比较器：比较两个数值的大小。

数值分配器（多路数值分配）：路连接到输出端。

数据选择器和数据分配器功能相反。

11、时序逻辑电路：

寄存器：用于寄存一组二值代码。

一个触发器能存储1位二值代码，存储n位二值代码需要n个触发器。

移位寄存器：除了具有存储代码的功能外，还具有移位功能。

移位功能：指寄存器里存储的代码能在移位脉冲的作用下依次左移或右移。

用D触发器构成的移位寄存器，移位寄存器即移位计数器。

计数器：不仅用于对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。

同步置零计数器（74LS162、74LS163）：R’D出现低电平后，要等下一个CLK 信号到达时才能将触发器置零。

异步置零计数器（74161、74160）：只要R’D出现低电平，触发器立即被置零，不受CLK的控制。

12、分辨组合逻辑电路和时序逻辑电路？

组合逻辑电路：任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关，电路不能包含存储单元。

常用的组合逻辑电路：编码器、译码器、数据选择器、加法器、数值比较器。时序逻辑电路：任一时刻的输出信号不仅取决于当时的输入信号，还取决于电路原来的状态，具有记忆功能。

时序逻辑电路：组合逻辑电路+储存电路

常用的时序逻辑电路：寄存器、移位寄存器、计数器、顺序脉冲发生器、序列信号发生器。

13、触发器：能够存储1位二值信号的基本单元电路。

触发器不是逻辑电路。

触发器的两个基本特点：

①具有两个自行保持的稳定状态，用来表示逻辑状态的0和1。

②在触发信号的操作下，根据不同的输入信号可以置成1或0状态。

在SR锁存器的特性表中，Q指的是触发器的状态。