竞争冒险原理
实验四 组合电路中的竞争与冒险
当A由1变为0时，由于考虑了G1门的延迟时间，在G2门的2个输入端出现
了均为0的短暂时刻，使G2门输出产生了不应有的窄脉冲，这个窄脉冲称
为毛刺。
A B
0
≥1
≥1
F
G2
B0 A A F
t pd
G1
3．竞争与冒险的消除方法
①接入滤波电容
R
Vi
②引入选通脉冲
C
VoLeabharlann Vi VoA B1
脉 冲
& & & &
A B
B：A=1，C=1，D=0 D：A=0，B=0，C=1
7、添加冗余项消除A变化过程中的险象
F=AB+BCD+ACD=AB+BCD+ACD+BCD
F
C d e f F
C
F AB AC AB AC
③修改逻辑设计
在卡诺图中，函数的每一个与项（或项）对应一个合并圈，若两个合并圈相 切，相切之处会出现冒险。
AB C 00
F AB AC
01
11
☆消除冒险的方法：
10
在相切处增加一个合并圈BC。
0
1
1 1 1 1
F AB AC 令B=C=1
AA
产生0冒险
相切处：B=C=1
实验内容
1、F=AB+BCD+ACD 要求只有原变量输入即实现时不能用模拟开关的反变量，要实现反变量，用非门。 没有非门，可用与非门（与1与非）或异或门（与1异或）。要能观察到竞争冒险现象， 实现时应尽可能使同一变量的经过两条路径到达同一点时，两条路径相差的门数尽可能
F AA 或
F AA
关于数字电路竞争-冒险现象的研究
毕业论文关于数字电路竞争-冒险现象的研究学专关于数字电路竞争-冒险现象的研究摘要:随着科学技术的发展,数字电路在实际应用中起到了举足轻重的作用,例如PLD、FPGA等。
本文介绍了竞争冒险的概念及产生的原因。
就数字电路中出现的竞争冒险问题及解决办法,从理论和实践的角度对其进行了总结归纳,并举例分析了判别竞争冒险的方法和消除方法,提出人们在分析设计数字电路时要根据不同的电路情况采用不同的分析、判别和消除方法。
在数字系统设计和调试中，常产生传输延迟、竞争冒险、毛刺干扰等问题，这是传统仪器和消除方法无法解决的，在这种情况下出现了适用于软、硬件分析的新的测试、消除竞争与冒险现象的方法。
准确的实现系统功能是每一个系统设计者追求的最终目标，面对越来越庞大的系统设计，设计者需要更加完善、准确地检测出竞争与冒险现象，这样才能保证设计的准确性。
本论文在对国内外有关竞争与冒险现象的发展现状的研究上，还进一步对冒险现象新的检测、消除技术和基于FPGA的虚拟逻辑分析仪进行了分析和研究。
关键词：竞争冒险，数字电路，检测技术，逻辑分析仪Research and Analysis on Race and Competition in Digital Circuit DesignAbstract：The digital circuits play a pivotal role in the practical application with the development of science and technology, For example, PLD, FPGA, etc. This paper proposes an experiment analysis on an enhanced algorithm of MVFDS. There are three part s in this paper, the first one is the introduction of features of the system, the second one is the process of experiment s which are conducted to verify the performance of the enhanced system. The third one is the conclusions and possible further improvements are discussed.Many problems are caused during designing or debugging the digital system，which include the transmission delay，the competition risk，the interference of burrs and so on. They can not be resolved by traditional instruments. In this situation，a new type of digital domain testing instrument named logic analyzer is made to analyze hardware and software，which can effectively solve these problems caused in the digital system. System evaluation is very important to a digital system designer. In order to complete a precise system, digital engineer should give the system evaluation as early as possible. This thesis has researched the virtual logic analyzer based on FPGA to let more users use it，which bases on researching virtual instrument technology，FPGA technology and USB interface.Key words：Race and Competition，Digital Circuit，Detection Technique，Logic Analyzer目录1 引言 (1)1.1课题背景 (1)1.2国内外的研究现状及发展趋势 (1)1.3本课题的任务及研究意义 (4)2 相关理论知识介绍 (5)2.1竞争与冒险的现象 (5)2.2竞争与冒险的分类 (5)3 组合逻辑电路竞争与冒险 (6)3.1组合电路中产生竞争冒险的原因和分析 (6)3.2组合逻辑电路中竞争冒险的消除方法 (7)4 时序逻辑电路竞争与冒险 (11)4.1时序逻辑电路中产生竞争冒险的原因和分析 (11)4.2时序逻辑电路中竞争冒险的消除方法 (13)5 可编程逻辑电路的竞争与冒险 (15)5.1可编程逻辑器件概述 (15)5.2FPGA的开发过程 (16)5.3FPGA器件中产生竞争冒险的原因和分析 (17)5.4FPGA中竞争与冒险的消除方法 (18)6 数字电路竞争与冒险的最新成果分析 (21)6.1关于数字电路检测、设计技术 (21)6.1.1 冒险检测技术与无冒险电路设计的研究意义 (21)6.1.2 冒险检测技术与无冒险电路设计的研究现状 (21)6.1.2 主要研究成果 (21)6.2关于竞争与冒险的检测仪器 (25)6.2.1 逻辑检测仪的研究意义 (25)6.2.2 逻辑检测仪的研究现状 (26)6.2.3 主要研究成果 (27)7 结论 (30)参考文献 (31)致谢 (33)1 引言1.1 课题背景随着计算机科学与技术突飞猛进地发展，用数字电路进行信号处理的优势也更加突出。
组合电路中的竞争冒险实验报告【参考借鉴】
实验题目：组合电路中的竞争和冒险姓名:班级:学号: 实验时间:一．实验目的：1、观察组合电路中的竞争与冒险现象，了解竞争冒险的实验原理2、了解消除竞争与冒险的方法二．实验仪器及器件：1、实验箱、万用表、示波器2、74LS00，74LS20三．实验原理：1、竞争冒险的原理（1）竞争: 在组合逻辑电路中，某个输入变量通过两条或两条以上的途径传到输出端，由于每条途径延迟时间不同，到达输出门的时间就有先有后，这种现象称为竞争。
（2）冒险：信号在器件内部通过连线和逻辑单元时，都有一定的延时。
延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。
信号的高低电平转换也需要一定的过渡时间。
由于存在这两方面因素，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化，往往会出现一些不正确的尖峰信号，这些尖峰信号称为"毛刺"。
如果一个组合逻辑电路中有"毛刺"出现，就说明该电路存在冒险。
（3）竞争冒险产生原因：由于延迟时间的存在，当一个输入信号经过多条路径传送后又重新会合到某个门上，由于不同路径上门的级数不同，或者门电路延迟时间的差异，导致到达会合点的时间有先有后，从而产生瞬间的错误输出。
（4）竞争与冒险的关系：有竞争不一定会产生冒险，但有冒险就一定有竞争。
2、冒险现象的判别Y=A•A’可能出现1型冒险Y=A+A’可能出现0型冒险3、消除竞争冒险的方法（1）利用冗余项法：利用冗余项消除毛刺有2 种方法：代数法和卡诺图法法:a、代数法，在产生冒险现象的逻辑表达式上，加上冗余项或乘上冗余因子；b、卡诺图法，将卡诺图中相切的圈用一个多余的圈连接起来。
（2）选通法:在电路中加入选通信号，在输出信号稳定后，选通允许输出，从而产生正确输出。
滤出法: 由于冒险脉冲是一个非常窄的脉冲，可以在输出端接一个几百微法的电容将其滤出掉。
推挽输出、开漏输出、OC、OD、线或、线与、竞争、冒险、毛刺【基本概念，常看看】-淡泊...
推挽输出、开漏输出、OC、OD、线或、线与、竞争、冒险、毛刺【基本概念，常看看】-淡泊...推挽输出、开漏输出、OC、OD、线或、线与、竞争、冒险、毛刺推挽输出与开漏输出的区别推挽输出:可以输出高,低电平,连接数字器件;开漏输出:输出端相当于三极管的集电极. 要得到高电平状态需要上拉电阻才行. 适合于做电流型的驱动,其吸收电流的能力相对强(一般20ma以内).推挽结构一般是指两个三极管分别受两互补信号的控制,总是在一个三极管导通的时候另一个截止.要实现“线与”需要用OC(open collector)门电路.是两个参数相同的三极管或MOSFET,以推挽方式存在于电路中,各负责正负半周的波形放大任务。
电路工作时，两只对称的功率开关管每次只有一个导通，所以导通损耗小,效率高。
输出既可以向负载灌电流，也可以从负载抽取电流。
/////////////////////////////////////////////////////////////////// //开漏电路特点及应用在电路设计时我们常常遇到开漏（open drain）和开集（open collector）的概念。
所谓开漏电路概念中提到的“漏”就是指MOSFET的漏极。
同理，开集电路中的“集”就是指三极管的集电极。
开漏电路就是指以MOSFET的漏极为输出的电路。
一般的用法是会在漏极外部的电路添加上拉电阻。
完整的开漏电路应该由开漏器件和开漏上拉电阻组成。
如图1所示：图1组成开漏形式的电路有以下几个特点：1. 利用外部电路的驱动能力，减少IC内部的驱动（或驱动比芯片电源电压高的负载）。
当IC内部MOSFET导通时，驱动电流是从外部的VCC流经R pull-up ，MOSFET到GND。
IC内部仅需很下的栅极驱动电流。
如图1。
2. 可以将多个开漏输出的Pin，连接到一条线上。
形成“与逻辑” 关系。
如图1，当PIN_A、PIN_B、PIN_C任意一个变低后，开漏线上的逻辑就为0了。
FPGA竞争冒险详解
1 引言现场可编程门阵列(FPGA)在结构上由逻辑功能块排列为阵列，并由可编程的内部连线连接这些功能块，来实现一定的逻辑功能。
FPGA可以替代其他PLD或者各种中小规模数字逻辑芯片在数字系统中广泛应用，也是实现具有不同逻辑功能ASIC的有效办法。
FPGA 是进行原型设计最理想的载体，原型机的最初框架和实现通过PFGA来验证，可以降低成本、缩短开发周期。
利用FPGA的可重配置功能，可以在使用过程中，在不改变所设计的设备的硬件电路情况下，改变设备的功能。
但和所有的数字电路一样，FPGA电路中也存在毛刺问题。
它的出现会影响电路工作的可靠性、稳定性，严重时会导致整个数字系统的误动作和逻辑紊乱。
在此详细论述了解决此问题的多种方法。
2 FPGA的功能和结构特点2.1 FPGA的功能FPGA的功能由逻辑结构的配置数据决定，在工作时，这些配置数据存放在片内的SRAM或者熔丝图上。
使用SRAM的FPGA器件，在工作前需要从芯片外部加载配置数据，这些配置数据可以存放在片外的EPROM或其他存储体上，人们可以控制加载过程，在现场修改器件的逻辑功能。
图1 实际逻辑电路图2 LUT的实现方式2.2 FPGA的结构特点FPGA使用了可编程的查找表(Look Up Table ,LUT)结构，LUT是可编程的最小逻辑构成单元。
大部分FPGA采用基于SRAM的查找表逻辑形成结构，就是用SRAM(静态随机存储器)来构成逻辑函数发生器。
图1、2分别是4输入LUT的实际逻辑电路和LUT 的实现方式。
FLEX10KE系列器件的结构和工作原理在Altera的FPGA器件中具有典型性，下面以此类器件为例，介绍PFGA的结构。
其内部结构如图3所示:图3 FLEX10KE内部结构FLEX10KE内部结构包含嵌入式阵列块(EAB，EmbeddedArray Block)、逻辑阵列块(LAB，Logic Array Block)、快速通道(Fast Track)互连和输入/输出单元(I/O Element,IOE)四部分。
数字电路简答题汇总
答：优点 1. 工艺简单，集成度高。 2. 是电压控制元件，静态功耗小。 3.允许电源电压范围 宽。4.扇出系数大，抗噪声容限大。
缺点：工作速度比 TTL 低 。
12. 半导体工艺中，掺杂有哪几种方式？
答：根据掺入的杂质不同，杂质半导体可以分为 N 型和 P 型两大类。 N 型半导体中掺入的杂 质为磷等五价元素， 磷原子在取代原晶体结构中的原子并构成共价键时，多余的第五个价电子 很容易摆脱磷原子核的束缚而成为自由电子， 于是半导体中的自由电子数目大量增加，自由电 子成为多数载流子， 空穴则成为少数载流子。P 型半导体中掺入的杂质为硼或其他三价元素， 硼原子在取代原晶体结构中的原子并构成共价键时， 将因缺少一个价电子而形成一个空穴， 于 是半导体中的空穴数目大量增加，空穴成为多数载流子，而自由电子则成为少数载流子。
2.如何用 D 触发器实现 2 倍分频的逻辑电路？什么是状态
图？
哥 答：D 触发器的输出端加非门接到 D 端，实现二分频。状态图是以图形方式表示输出状态转
换的条件和规律。用圆圈表示各状态，圈内注明状态名和取值。用→表示状态间转移。
3. 什么是"线与" 逻辑，要实现它，在硬件特性上有什么具体
元 要求？
与门和与非门：多余输入端接正电源或与有用输入端并接
或门和或非门：多余输入端接地或与有用输入端并接
CMOS 电路多余输入端与有用输入端的并接仅适用于工作频率很低的场合。
TTL 电路输入端悬空时相当于输入高电平，CMOS 电路多余输入端不允许悬空。
哥 22．什么是 NMOS、PMOS？什么是增强型、耗尽型？什么 元 是 PNP、NPN？他们有什么差别？
答：线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用 OC/OD 门来实现，为了
组合电路中的竞争冒险现象
对
高位对 高位
确定函数输入变量与 数据选择器地址输入
端的对应关系
照
比
较
确定数选器数据输入
端的表达式（0、1、
原变量、反变量）
画连 线图
•13
第四章小结 （3）用其他的中规模组合电路
利用编码器的优先编码功能； 利用比较器的比较输出； 利用全加器的异或运算功能； 利用加法器的求和功能；
应用中规模组件设计电路要注意的问题：
可见，BC=11时，变量A的变化可能使电路产生冒险
。同上，变量C的变化不会使电路产生冒险。
路漫漫其悠远
•5
2、卡诺图识别法
如果代表两个乘积项的圈相切，而相切处又未被其它 包围圈包围，则可能发生冒险现象。
00 01 00 1
10 0
11 10 10
11
如图，图上两卡诺圈相切，当输入变量ABC由011变为111 时，Y从一个包围圈进入另一个包围圈，若把圈外函数值 视为0，则函数值可能按 1- 0 -1 变化，从而出现毛刺。
路漫漫其悠远
•11
第四章小结
–熟练掌握组合逻辑电路的分析方法
（逐级推导法
给）定逻
逻辑表
化简或
列真
逻辑功
辑图
达式
变换
值表 能描述
–熟练掌握组合逻辑电路的设计方法
1、用SSI门电路设计
给定逻 辑功能
逻辑抽象， 得出真值表
列写逻辑 表达式
选择器件类 型和数目
画出逻辑图 2、用MSI组合逻辑器件设计
路漫漫其悠远
然而由于仿真时只能采用标准化的典型参数，有时还要做 一些近似，所以得到的仿真结果与实际电路的工作情况 会有出入。
竞争冒险全加器
在嵌入式系统中，竞争冒险全加器可用于实现各 种控制算法和信号处理，提高系统的性能和稳定 性。
面临的挑战与机遇
技术创新
为了保持竞争优势，竞争冒险全加器需要不断进行技术创 新，提高性能、降低成本并拓展应用领域。
市场需求
随着各行业对高性能计算的需求不断增加，竞争冒险全加 器的市场需求也将进一步扩大，为相关企业带来更多商机。
温度稳定性
竞争冒险全加器在不同温度下的工作稳定性越高，其稳定性性能越 好。
时间稳定性
竞争冒险全加器在长时间工作下的性能稳定性越高，其稳定性性能越 好。
05
竞争冒险全加器的优化建议
硬件优化
使用高速硬件
选择速度更快的硬件组件，如更快的逻辑门和更短的连线，可以 减少信号传输延迟，提高全加器的运算速度。
通过与门、或门、非门等 逻辑门电路实现全加器的 功能，具有速度快、可靠 性高的优点。
使用触发器
利用D触发器或JK触发器 等时序逻辑电路实现全加 器的功能，能够实现二进 制数的相加和进位。
使用集成电路
利用已有的集成电路芯片 实现全加器的功能，方便 快捷，但成本较高。
软件实现
使用编程语言
01
通过C、C、Python等编程语言编写程序实现全加器的功能，具
人才培养
为了推动竞争冒险全加器的持续发展，需要加强人才培养 和技术交流，提高技术水平和创新能力。
THANKS
感谢观看
将全加器的数字部分用硬件实现，模拟部分用软件实现，以实现 复杂度较低的全加器设计。
专用与通用的结合
将全加器的专用电路和通用处理器相结合，以实现高性能的全加 器设计。
04
竞争冒险全加器的性能分析
速度性能
竞争冒险实验电路的设计与测试
迟信号相位看作是竞争 冒险的产生机制而进行 电 路 设计 ．
１３ 测 试原 理 ．
பைடு நூலகம்
异 或逻 辑关 系 ： ＝Ａ ＋ＡＢ ， 意输 人 相 Ｚ Ｂ 其 同 （ 、 ） 出为 ０ 输 人不 同 （ 、 ０ 输 出为 ００ １１ 输 ， ０１１ ） １ ．若将 图 １电路 的 Ａ、 端 接 人 １０ｇ ｚ７ 高 ０ ｎ １ 儿 频 信源 ， Ｂ～Ｇ端 接人 １态 ， 析 Ａ 分 ，门 的输 人 和
ｔ 常小处 在纳秒 （ｓ级 ， 以测试 时 ｔ 非 ｎ） 所 、
一
。
波形
ｒ ：Ｈ上升 １
不易捕捉， 要求对示波器 的使用具有一定熟练程 度． 为对竞争冒险的充分认识 ， 也同时测试了干扰 脉冲的宽度（ ） ｔ 和状态（ ０ 的位置 （ ／ ） １） ．
２ １时 间延迟 ｔ ． 测试
Ｈ
约ＪＶ ， ． 处 ９ ／
Ｚ ｕ
７
将 Ａ 端 接人 １０Ｋ ｚ Ｔ 、 ０ Ｈ ｒ １ Ｌ信号 ， Ｂ～Ｇ端接 １ 态．示 波器探极 Ｙ１（ Ｈ１ 、 ２（ Ｈ ） Ｃ ） Ｙ Ｃ ２ 分别 接人
、
｛
干 脉宽ｔ ｝ ｐ ｎ一 ￣０ｓ
端． 如果使用模拟示波器定量测试 ， 首先将
维普资讯
洛阳师范学院学报 ２０ ０６年第 ５期
竞 争 冒 险 实 验 电路 的设 计 与 测 试
宁敏 东 ，熊 中朝 ，杨 犀
（ 阳师范学院物理与 电子科学系 ，河南 洛 阳 ４ １２ ） 洛 ７ ０２
摘
要 ： 文给 出竞争 冒 险的测 试 电路 、 本 测试 方法和 测试 结果 ．将 时 间延 迟 和过 渡 时 间 、 逻
9组合逻辑电路冒险现象遇见的研究实验
数字电路-09组合逻辑电路冒险现象遇见的研究实验一． 实验目的1. 了解组合逻辑电路竞争冒险现象。
2. 掌握用实验手段消除竞争冒险对电路的影响。
二． 实验原理通常组合逻辑电路的设计是在理想状态下进行的，忽略了电路中的导线及集成门的延迟时间。
由于逻辑门传输延迟时间存在，实际电路中的各信号因传输路径不同，到达某一逻辑器件输入端的时间可能有先后之分，称为信号的“竞争”。
在输入信号变化瞬间，由于“竞争”造成输出信号出现不符合逻辑功能的尖峰脉冲，称为组合逻辑电路的“冒险”现象。
图9-1为冒险现象的例子。
图9-1 由于信号延迟产生的尖峰脉冲本实验仅讨论组合逻辑电路的静态冒险现象，判断一个组合逻辑电路是否会发生静态逻辑冒险的方法有两种。
1. 代数法若输入变量A 和A 通过不同的途径传输到同一逻辑门的输入端，那么当信号A 发生变化时，该逻辑门的输出端有可能产生静态逻辑冒险。
所以，如果某逻辑函数的输出Z 在其他输入信号一定的条件下呈A A Z +=或A A Z =的形式。
就可确定Z 在信号A 发生突变时会产生静态逻辑冒险。
该判断法有着一定的局限性，因为大多数情况下输入变量都存在两个以上同时改变状态的可能性，这样就难以从逻辑函数式上判断出所有产生竞争—冒险的情况。
2. 卡诺图法由于函数表达式中的一个与（或）项对应了卡诺图中函数值为“1”（“0”）的一个合并圈，各合并圈的关系是与（或）项相或（与）。
当两个圈相切时，至少有一个输入变量取值不同。
所以，若卡诺图中有圈相切，且相切的卡诺图格又没有同时被另一个圈包含，则当变量组合在相切方格之间变化时，可能出现输出A A Z +=或A A Z =的形式，从而产生冒险现象。
冒险是组合逻辑电路工作状态转换过程中经常出现的一种现象。
如果负载是一些对尖峰脉冲敏感的电路（如时序电路），就会对其造成误动作，从而直接影响数字设备的稳定性和可靠性，因此，必须采取措施消除之。
如果负载电路对尖峰脉冲不敏感（如负载为光电显示器件），就不必考虑这个问题。
44组合逻辑电路中的竞争冒险现象
A
G1
B
G2
Y
C
G3 G4
(a)
Y AB AC
当B=C=1时
Y A A
（a）电路中存在 竞争-冒险现象。
A
G1
B
G2
Y
C
G3 G4
(b)
Y (A B)(B C)
当A=C=1时
Y B B
（b）电路中存在 竞争-冒险现象。
Hale Waihona Puke 上页 下页 返回这种方法虽然简单，但局限性太大，因为多数情况 下输入变量都有两个以上同时改变状态的可能性。
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竞争： 把门电路两个输入信号同时向相反的逻辑电平跳变， 即一个从1变为0，另一个从0变为1的现象叫做竞争。 有竞争现象时不一定都会产生尖峰脉冲。 只能说只要存在竞争现象，输出就有可能出现违背 稳态下逻辑关系的尖峰脉冲。
竞争-冒险： 由于竞争而在电路输出端可能产生尖峰脉冲的现象。
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二、检查竞争-冒险现象的方法
在输入变量每次只有一个改变状态的简单情况下， 可以通过逻辑函数式， 判断组合逻辑电路中是否有竞争-冒险现象。
只要输出端的逻辑函数在一定条件下能简化成：
Y A A 或 Y A A
即可判定存在竞争-冒险。
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[4.4.1] 试判断图示两个电路中是否存在竞争-冒险现象。 已知任何瞬间输入变量只可能有一个状态改变。
只有实验检查的结果才是最终的结论。
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三、消除竞争-冒险现象的方法
1. 接入滤波电容 在输出端并接一个很小的滤波电容， 电容的数值通常在几十至几百皮法的范围内。 2. 引入选通脉冲 3. 修改逻辑设计 在输出逻辑函数式中增加冗余项。
FPGA竞争冒险详解
F PG A竞争冒险详解 Company number：【0089WT-8898YT-W8CCB-BUUT-202108】1 引言现场可编程门阵列(FPGA)在结构上由逻辑功能块排列为阵列，并由可编程的内部连线连接这些功能块，来实现一定的逻辑功能。
FPGA可以替代其他PLD或者各种中小规模数字逻辑芯片在数字系统中广泛应用，也是实现具有不同逻辑功能ASIC的有效办法。
FPGA是进行原型设计最理想的载体，原型机的最初框架和实现通过PFGA来验证，可以降低成本、缩短开发周期。
利用FPGA的可重配置功能，可以在使用过程中，在不改变所设计的设备的硬件电路情况下，改变设备的功能。
但和所有的数字电路一样，FPGA电路中也存在毛刺问题。
它的出现会影响电路工作的可靠性、稳定性，严重时会导致整个数字系统的误动作和逻辑紊乱。
在此详细论述了解决此问题的多种方法。
2 FPGA的功能和结构特点FPGA的功能FPGA的功能由逻辑结构的配置数据决定，在工作时，这些配置数据存放在片内的SRAM或者熔丝图上。
使用SRAM的FPGA器件，在工作前需要从芯片外部加载配置数据，这些配置数据可以存放在片外的EPROM或其他存储体上，人们可以控制加载过程，在现场修改器件的逻辑功能。
图1 实际逻辑电路图2 LUT的实现方式FPGA的结构特点FPGA使用了可编程的查找表(Look Up Table ,LUT)结构，LUT是可编程的最小逻辑构成单元。
大部分FPGA采用基于SRAM的查找表逻辑形成结构，就是用SRAM(静态随机存储器)来构成逻辑函数发生器。
图1、2分别是4输入LUT的实际逻辑电路和LUT的实现方式。
FLEX10KE系列器件的结构和工作原理在Altera的FPGA器件中具有典型性，下面以此类器件为例，介绍PFGA的结构。
其内部结构如图3所示:图3 FLEX10KE内部结构FLEX10KE内部结构包含嵌入式阵列块(EAB，Embedded Array Block)、逻辑阵列块(LAB，Logic Array Block)、快速通道(Fast Track)互连和输入/输出单元(I/O Element,IOE)四部分。
数电实验五—— 组合电路中的竞争与冒险
1、实验题目实验五组合电路中的竞争与冒险2、实验目的观察组合电路中的竞争与冒险现象了解消除竞争与冒险现象的方法3、实验原理1、竞争冒险现象及其成因在组合逻辑电路中信号的传输可能通过不同的路径而汇合到某一门的输入端上。
由于门电路的传输延迟，各路信号对于汇合点会有一定的时差。
这种现象称为竞争。
这个时候如果电路的输出产生了错误输出，则称为逻辑冒险现象。
一般说来，在组合逻辑电路中，如果有两个或两个以上的信号参差地加到同一门的输入端，在门的输出端得到稳定的输出之前，可能出现短暂的，不是原设计要求的错误输出，其形状是一个宽度仅为时差的窄脉冲，通常称为尖峰脉冲或毛刺。
2、检查竞争冒险现象的方法在输入变量每次只有一个改变状态的简单情况下，如果输出门电路的两个输入信号A和是输入变量A经过两个不同的传输途径而来的，那么当输入变量的状态发生突变时输出端便有可能产生两个尖峰脉冲。
因此，只要输出端的逻辑函数在一定条件下化简成或则可判断存在竞争冒险。
3、消除竞争冒险现象的方法（1）接入滤波电路在输入端并接一个很小的滤波电容Cf，足可把尖峰脉冲的幅度削弱至门电中的阈值电压以下。
（2）引入选通脉冲对输出引进选通脉冲，避开现象。
（3）修改逻辑设计在逻辑函数化简选择乘积项时，按照判断组合电路是否存在竞争冒险的方法，选择使逻辑函数不会使逻辑函数产生竞争冒险的乘积项。
也可采用增加冗余项方法。
组合逻辑电路的险象是一个重要的实际问题。
当设计出一个组合电路，安装后应首先进行静态测试，也就是用逻辑开关按真值表依次改变输入量，验证其逻辑功能。
然后再进行动态测试，观察是否存在冒险。
如果电路存在险象，但不影响下一级电路的正常工作，就不必采取消除险象的措施；如果影响下一级电路的正常工作，就要分析险象的原因，然后根据不同的情况采取措施加以消除。
4、实验内容实现函数，并假定，输入只有原变量即无反变量输入。
1、画出逻辑图，使易于观察电路的竞争冒险现象。
2、列出真值表。
数字电路实验四实验报告
数字电路实验四实验报告实验四组合逻辑电路中的竞争冒险现象⼀实验⽬的1学会分析组合逻辑电路中有⽆竞争冒险现象。
2掌握采⽤修改逻辑电路设计的⽅法消除冒险现象。
⼆实验仪器安装有Multisim10电⼦线路仿真软件的计算机。
三实验原理1 图4-1是实验电路原理图。
2从电路原理图可知，函数表达式为F=C AAB+。
当B与C为1时，即接⼊⾼电位，F=AA+，输出始终为1，电路⼯作时，输出端探针x1显⽰始终为亮。
但在实际中，由于门电路运⾏时具有⼀定的传输延时间，A信号成为竞争冒险变量，输出端出现异常，探针x1显⽰出现闪亮，⽤⽰波器对输出端波形测试，波形出现不应有的尖脉冲。
3为测试⽅便，A信号采⽤1000Hz的⽅波信号源。
四实验步骤1打开Multisim10电⼦线路仿真界⾯，在TTL集成电路器件库中，按电路原理图取出元器件；在仪器库中取出⽰波器以及⽅波信号源、探针等。
按实验电路图4—1连接好。
2打开⼯作开关。
展开⽰波器操作界⾯，观察到有关波形后，调整扫描时间、灵敏度等，使⽰波器A、B通道展⽰波形适当，并画出有关波形。
打开⼯作开关后可见探针x1闪亮，如下图所⽰：打开⽰波器调整扫描时间和灵敏度等观察到波形如图A：图A：调整⽰波器的时间尺度，得出图B：图B3根据波形，分析出现的问题及其原因。
如图A，函数表达式为F=C AAB+。
当B与C为1时，即接⼊⾼电位，F=AA+，输出应该始终为1，但⽰波器中显⽰负尖峰脉冲，即电路存在竞争冒险。
如图B，可以看出竞争冒险的原因是B端的下降沿优先于A端的上升沿。
4采⽤增加冗余项的⽅法消除上述电路中竞争冒险现象。
画出修改后电路，并进⾏验证。
采⽤增加冗余项的⽅法，则需把函数表达式改为F=BC+，AB+AC 增加冗余项BC,在B=C=1时，⽆论A怎样修改，输出结果总为1。
修改后电路如下图所⽰，打开⼯作开关，探针x1正常发光，不再闪亮。
5⽤⽰波器观察电路修改后⼯作时的输出波形，将电路修改前后波形⽐较分析。
数电组合逻辑电路应用举例、竞争冒险
S i Ai B i C i 1 Ai B i C i 1 Ai B i C i 1 Ai B i C i 1
C i Ai B i Ai C i 1 B i C i 1
例：判断下列函数是否存在冒险现象。
1） F AC A B A C
B C F 0 0 A+A 0 1 A 1 0 A 1 1 A
0型冒险
A B 0 0 0 1 1 0 1 1
F 0 0 1 C
2） F （ A C ） （A B）
B C F 0 0 A•A 0 1 A 1 0 A 1 1 1
校验位 0 1 偶校验位
01001011 11001011
74LS280是9位奇偶发生器/校验器
I0 I1 I2 I3 I4 I5 I6 I7 I8
74LS280
O J
可以对一个9位代码（8位数据 位和一位校验位）进行奇校验或者 偶校验。或者对一个9位代码产生 一个校验位。
当输入I0 ~ I8中有偶数个1时， ∑O偶数输出端为高电平"1"， ∑J奇数输出端为低电平"0"；
O
J
J
偶校验发生器
偶校验器
简单的数据传输系统的原理图
分析：
发送方：偶校验 74LS151：并——串转换 74LS138：数据分配器（串——并转换） 如何改变电路的连接形式，实现同样的功能。
3.7.2
简易交通信号灯控制电路
主绿 主黄
45S 5S
主红
30S 25S 5S
支绿 支黄 支红 50S
交通信号灯定周期控制时间分配
2017302540121刘亦朋
本实验报告数据由本人实验的结果以及优1-1待分析的逻辑电路）通过逻辑转换仪，得到下图1-2所示结果。
由图可看到，所得表达式为：输出为Y，图1-3经分析得到的真值表，即由表达式得到了逻辑电路，如图1-7生成的4人表决器电路2．利用逻辑转换仪对图1-8所示逻辑电路进行分析。
U1A 74LS04DU2A 74LS00D图1-9 得到真值表和表达式如图1-10图2-3 16-4线优先编码仿真电路图3-7 图3-5所示电路的输处波形图3-11 思考题仿真结果消除冒险后电路如下V11kHz5 VGND VDD5VU1A74LS32D U1B74LS32DU2A 74LS04DU3A74LS09DU3B74LS09DU3C74LS09D XSC1A BExt Trig++__+_仿真结果为图4-1 D触发器仿真电路（2）进行住址电路实验，利用开关来改变~1PR、1D、~1CLR、1CLK的状态，观察输出端1Q 的变化，交结果填入表4-1中。
利用开关改变各个输入端状态，观察输出端的变化，将结果填入下表中，并验证结果。
图4—2（2）进行仿真实验，利用开关来改变~1PR、1J、1K、~1CLR、1CLK的状态，观察输出端1Q的变化，结果填入表4-2中。
输入端现态次态CP ~CLR ~PR J K Qn Qn+1X 0 0 X X －不确定X 0 1 X X 不确定0图5-1 74LS161D构成的二进制加法同步计数器（2）该电路采用总线方式进行连接。
J1、J2、J3、J4四个单刀双掷开关进行切换，同时观察数码管U2的输出信号，实验表明，当~LOAD端和~CLR端为高电平时，数码管依次显示0—9—A—F。
观察探测器图5-3 74LS161D构成的二进制加法同步计数器（2）利用三个单刀双掷开关切换，同时观察数码管U1的输出信号，结果与其逻辑功能是一致的。
当计数器计满（U1显示“F”）时，探测器X1灭，表示有进位信号产生，且该信号是低电平有效的；当数码管的显示由“F”计到“0”时，探测器X2亮，表明计数发生最大与最小的变换且高电平有效。
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竞争冒险原理
（一）一般竞争冒险的产生及消除
1. 理论上分析组合逻辑电路时，都没有考虑门电路的延迟时间对电路产生的影响。
实际上，从信号输入到输出稳定都需要一定的时间。
由于从输入到输出的过程中，不同通路上门的级数不同，或者门电路平均延迟时间的差异，使信号从输入经不同通路传输到输出级的时间不同。
由于这个原因，可能会使逻辑电路产生错误输出。
通常把这种现象称为竞争冒险。
2. 竞争冒险现象有两种情况，分别是0型竞争冒险现象和1型竞争冒险现象。
(1) 0型竞争冒险现象
变化时（动
L G1和 ，
出现窄脉3. 4. BC ，根据 (2) 增加乘积项
例如，函数式C B AC L +=，当A=B=1时，可得C C L +=，根据这个逻辑表达式组成
逻辑电路，则可能出现竞争冒险。
我们可利用代数恒等式将L 化为
AB C B AC F ++=，根据这个表达式组成逻辑电路就不会出现竞争冒险。
(3) 输出端并联电容器
如果逻辑电路在较慢的速度下工作，为了消去竞争冒险，可以在输出端并联一个电容器，
其容量为4~20Pf 之间，它对于很窄的负跳变脉冲起到平波的作用，这时在输出端就不会出现逻辑错误。
（二）在CPLD中模拟竞争冒险的产生
由
D触发器
即416分频时有35
由以上分析可知，竞争冒险产生的原因是D触发器分频引起的时延，如何消除这种竞争冒险呢？我们采用同步触发的方式就可以消除。
因为在上面的原理图中，我们采用的是异步触发的方式，即每一个触发器都是单独翻转的。
如果采用所有的触发器同时翻转就可以消除这种竞争冒险。
三、实验步骤
1、运行MAX+plusII软件，学习其基本用法（本实验也可以在学习了PLD实验后再做）。
2、在MAX+plusII软件中按照图12-5输入原理图，并编译，下载。
3、使用MAX+plusII软件的仿真功能，观察分频时的延时。
4、使用MAX+plusII软件的时序分析功能，观察各级分频之间的时延。
四、实验报告要求
1、在MAX+plusII软件中观察实验现象，并找出产生这种现象的原因。
2、通过本实验，你对竞争冒险有什么样的认识？并写一篇学习报告。
3、思考：将原理图进行管脚分配，输入一定频率的波形，你能观察到什么实验现象？。