学号姓名译码器实验报告
实验报告(四—七译码器)

实验三:四—七译码器实验报告实验日期:2014.4.15 学生姓名:陆小辉(学号:1228402025)指导老师:黄秋萍译码器是数字系统中常用的组合逻辑电路。
译码器的逻辑功能是将每个输入的二进制代码译成对应的输出高低电平信号或另外一种代码。
译码是编码的反操作。
常用的译码器有二进制译码器、二—十进制译码器和显示译码器。
本实验做的四—七译码器实际上就是一种显示译码器。
一、设计要求:设计四—七译码器,完成相应的显示译码功能。
在输入为10—15时显示结果不作要求。
二、设计代码如下:module decled4_7 (w,a,b,c,d,e,f,g);output a,b,c,d,e,f,g;reg a,b,c,d,e,f,g;always @(w)case (w)4'b0000:{g,f,e,d,c,b,a}=8'b0111111;4'b0001:{g,f,e,d,c,b,a}=8'b0000110;4'b0010:{g,f,e,d,c,b,a}=8'b1011011;4'b0011:{g,f,e,d,c,b,a}=8'b1001111;4'b0100:{g,f,e,d,c,b,a}=8'b1100110;4'b0101:{g,f,e,d,c,b,a}=8'b1101101;4'b0110:{g,f,e,d,c,b,a}=8'b1111101;4'b0111:{g,f,e,d,c,b,a}=8'b0000111;4'b1000:{g,f,e,d,c,b,a}=8'b1111111;4'b1001:{g,f,e,d,c,b,a}=8'b1101111;default:{g,f,e,d,c,b,a}=8'b1000000;endcaseendmodule四、仿真波形如下:。
学号_姓名_3-8译码器实验报告

电子科技大学实验报告学生姓名:学号:指导教师:黄*实验地点:主楼C2-514实验时间:(1班)一、实验室名称:虚拟仪器实验室二、实验项目名称:3-8 译码器实验三、实验学时:4学时四、实验原理开发板上共四个按键:SW3~SW6,其中SW3 为总开关;SW4、SW5、SW6 作为三个译码输入。
本实验3-8 译码器所有的接口如下。
input ext_clk_25m, //外部输入25MHz 时钟信号input ext_rst_n, //外部输入复位信号,低电平有效input[3:0] switch, //4个拨码开关接口,ON -- 低电平;OFF -- 高电平。
SW3 为总开关;SW4、SW5、SW6 的三个译码输入output reg[7:0] led //8 个LED 指示灯接口注:X 表示ON 或OFF,即任意状态。
五、实验目的熟悉利用HDL代码输入方式进行电路的设计和仿真的流程,掌握Verilog语言的基本语法。
并通过一个3-8译码器的设计把握利用EDA软件(Quartus II 13.1)进行HDL代码输入方式的电子线路设计与仿真的详细流程。
六、实验内容利用HDL代码输入方式在Quartus II 13.1平台上实现一个3-8译码器设计,并进行仿真,然后生成配置文件下载到开发板上进行验证。
七、实验器材(设备、元器件)1. 计算机(安装Quartus II 13.1& ModelSim13.1软件平台);2. Cyclone IV FPGA开发板一套(带Altera USB-Blaster下载器)。
八、实验步骤(1)新建工程,设置器件属性:在Quartus II 13.1平台中,新建一个工程(注意命名规范),在“Family”中选择“Cyclone IV E”系列,“Availabledevice”中选择具体型号“EP4CE6E22C8”,设置好器件属性。
在EDATool Settings 页面中,可以设置工程各个开发环节中需要用到的第三方(Altera 公司以外)EDA 工具,我们只需要设置“Simulation”工具为“ModelSim-Altera”,Format 为“Verilog HDL”即可,其他工具不涉及,因此都默认为<None>。
完整word版哈夫曼编码译码器试验报告

中北大学数据结构课程设计说明书学生姓名: 郝晨栋学号: 1021010933软件学院学院:软件开发与测试: 专业哈夫曼编码/目题: 译码器康珺教指导师2011年12月20日目录1 问题描述.............................................................. 错误!未定义书签。
2 需求分析.............................................................. 错误!未定义书签。
3 概要设计 (1)3.1抽象数据类型定义 (1)3.2总体框图以及功能描述 (2)4 详细设计 (2)4.1数据类型的定义 (2)4.2主要模块的算法描述 (3)5 测试分析................................................................................................46 课程设计总结 (6)附录(源程序清单) (7)- 1 -1 问题描述1.设计一个利用哈夫曼算法的编码和译码系统,重复地显示并处理以下项目,直到选择退出为止。
(1) 将权值数据存放在数据文件(文件名为data.txt,位于当前目录中);(2) 分别采用动态和静态存储结构; 初始化:键盘输入字符集大小n、n个字符和n个权值,建立哈夫曼树;(3) 编码:利用建好的哈夫曼树生成哈夫曼编码;输出编码;设计要求:(1) 符合课题要求,实现相应功能;(2) 要求界面友好美观,操作方便易行;(3) 注意程序的实用性、安全性。
2 需求分析编写此软件是为了实现一个利用哈夫曼算法的编码和译码系统。
比如,再利用电报进行通讯时,需要将文字转换成由二进制的字符组成的字符串。
比如需传送的电文为“A B A C C D A”假设将A,B,C,D分别编码为00、01、10、11.则上述电文遍为00010010101100,总长度为14位。
实验一_用七段数码管显示简单字符--译码器及其使用 实验报告

用七段数码管显示简单字符——译码器及其应用实验报告专业班级:2011级计算机1班学号:1137030 姓名:赵艺湾实验地点:理工楼901 实验时间:2012.9.26实验一用七段数码管显示简单字符——译码器及其应用一、实验目的1、了解显示译码器的结构和理解其工作原理。
2、学习7段数码显示译码器设计。
3、学习用基逻辑门、3-8译码器、4-1选择器控制显示器的显示。
二、实验内容1、了解逻辑门、3-8译码器、4-1选择器的工作原理,设计基本电路,实现以下功能:C2C1C0是译码器的3个输入,用C2C1C0的不同取值来选择在七段数码管上输出不同字符。
七段数码管是共阳极的。
图1 七段译码器C2C1C0 的不同取值对应显示的字母如下:图2 字符编码三、实验仪器及设备: 一、PC 机二、 Quartus Ⅱ 9.0三、 DE2-70 四、显示器四、实验步骤1、列出真值表,计算要实现以上功能时数码管的0-7段对应的逻辑函数式。
真值表如下:函数表达式如下: “0”='02C C +“1”=“2”=0'1'012C C C C C ++“3”=(2C +1C +'0C )(2C +0C +'1C )(2C +'1C +'0C ) “4”=“5”=2C “6”=2C +1C +02C C2、新建一个 quartusII 工程,用以在DE2_70平台上实现所要求的电路。
建立一个BDF 文件,基于SSI ,实现七段译码器电路,用SW3_SW1作为输入C2C1C0,DE2_70平台上的的数码管分别为HEX0~HEX7,输出接HEX1。
参照de2_70_pin_assignments.csv 中的引脚分配表配置引脚。
新建仿真文件,给出输入信号,观察输出信号是否符合要求。
编译工程,完成后下载到FPGA 中。
拨动波段开关并观察七段数码管HEX0的显示,以验证设计的功能是否正确。
译码器、编码器及其应用实验报告

译码器、编码器及其应用实验报告实验四译码器、编码器及其应用实验人员:班号:学号:一、实验目的(1) 掌握中规模集成译码器的逻辑功能和使用方法;(2) 熟悉掌握集成译码器和编码器的应用;(3) 掌握集成译码器的扩展方法。
二、实验设备数字电路实验箱,74LS20,74LS138。
三、实验内容(1) 74LS138译码器逻辑功能的测试。
将74LS138输出接数字实验箱LED管,地址输入接实验箱开关,使能端接固定电平(或GND)。
电路图如Figure 1所示:Figure 2时,任意拨动开关,观察LED显示状态,记录观察结果。
时,按二进制顺序拨动开关,观察LED显示状态,并与功能表对照,记录观察结果。
用Multisim进行仿真,电路如Figure 3所示。
将结果与上面实验结果对照。
Figure 4(2) 利用3-8译码器74LS138和与非门74LS20实现函数:四输入与非门74LS20的管脚图如下:对函数表达式进行化简:按Figure 5所示的电路连接。
并用Multisim进行仿真,将结果对比。
Figure 6(3) 用两片74LS138组成4-16线译码器。
因为要用两片3-8实现4-16译码器,输出端子数目刚好够用。
而输入端只有三个,故要另用使能端进行片选使两片138译码器进行分时工作。
而实验台上的小灯泡不够用,故只用一个灯泡,而用连接灯泡的导线测试,在各端子上移动即可。
在multisim中仿真电路连接如Figure 7所示(实验台上的电路没有接下面的两个8灯LED):Figure 8四、实验结果(1) 74LS138译码器逻辑功能的测试。
当输入时,应该是输出低电平,故应该第一个小灯亮。
实际用实验台测试时,LE0灯显示如Figure 9所示。
当输入时,应该是输出低电平,故理论上应该第二个小灯亮。
实际用实验台测试时,LE0灯显示如Figure 6所示。
Figure 10Figure 11同理进行其他的测试。
译码器实验报告

任务二:用3线—8线译码器74LS138和门电路产生如下多输出逻辑函数
A2 A1 A0
Z1 Z2 Z3
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0 0 1
0 1 1
0 0 0
0 0 0
0 1 0
1 0 0
0 1 0
1 1 1
2.实验方法提示
1)根据设计方法提示把Z1写成用译码器输出 ~ 表示的函数表达式;
2)根据函数表达式画出电路接线图并接好线,其中输入变量A2、A1、A0接至数字电路实验箱的任意3个电平开关的插孔,输出函数Z1、Z2和Z3分别接至数字电路实验箱电平显示器的任意3个LED。
3)自行设计的表格,记录所设计的电路的真值表。
4)通过真值表推出函数表达式,验证所设计电路的正确性。
四、数据处理分析
任务一:测试3线—8线译码器74LS138逻辑功能
表3-23线-8线译码器74LS138功能表
输入
输出
使能
选择
A2 A1 A0
X 1
0 X
1 0
1 0
1 0
1 0
1 0
1 0
1 0
1 0
X X X
X X X
0 0 0
0 0 1
0 1 0
根据实验数据归纳出74LS138芯片的功能。
表3-23线-8线译码器74LS138功能表
输入
输出
使能
选择
A2 A1 A0
X 1
0 X
1 0
1 0
1 0
1 0
1 0
数电实验报告 译码器及其应用

图 3 3 线-8 线译码器 74LS138 接线图
根据实验 数据归纳出 74LS138 芯片的功能为:
输入端高电平有效,输出端低电平有效。74LS138 有三个使能端,其中,只有当 G1=1 且 G2 = G2A + G2B=0 时, 译码器正常工作,否则,译码功能被禁止。
当 G1=1,G2=0 时,输出逻辑表达式为:
数字实验平台、数字式示波器、信号发生器 四、实验内容及步骤
1. 芯片简要介绍 74LS138 是集成 3 线-8 线译码器,在数字系统中比较广泛。 (1) 引脚图(Connection Diagrams)
图 1 74LS138 引脚图
A,B,C 为地址输入端, Y0 - Y7 为译码输出端, G1,G2A ,G2B 为使能端。
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教师签名
邓建平
指导
表 4 逻辑电路测试真值表
Enable Select
G1 G2 C B A Z1
Z2
Z3
X1 0X 10 10 10 10 10 10 10 10
XXX0 XXX0 0000 0010 0100 0110 1000 1011 1100 1111
图 4 Z 1 的逻辑电路设计
邓建平
5
师签名
邓建平
指导
教
表 3 3-8 译码器实际电路真值表
Enable G1 G2
Select CBA
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
X1 0X 10 10 10 10 10 10 10 10
பைடு நூலகம்
XXX1 1 1 1 1 1 1 1 XXX1 1 1 1 1 1 1 1 00001111111 00110111111 01011011111 01111101111 10011110111 10111111011 11011111101 11111111110
学号姓名38译码器实验报告

学号-姓名-3-8译码器实验报告电子科技大学实验报告学生姓名:学号:指导教师:黄敏实验地点:主楼C2-514实验时间:(1班)一、实验室名称:虚拟仪器实验室二、实验项目名称:3-8 译码器实验三、实验学时:4学时四、实验原理开发板上共四个按键:SW3~SW6,其中SW3 为总开关;SW4、SW5、SW6 作为三个译码输入。
本实验3-8 译码器所有的接口如下。
input ext_clk_25m, //外部输入25MHz 时钟信号input ext_rst_n, //外部输入复位信号,低电平有效input[3:0] switch, //4个拨码开关接口,ON -- 低电平;OFF -- 高电平。
SW3 为总开关;SW4、SW5、SW6 的三个译码输入output reg[7:0] led //8 个LED 指示灯接口注:X 表示ON 或OFF,即任意状态。
五、实验目的熟悉利用HDL代码输入方式进行电路的设计和仿真的流程,掌握Verilog语言的基本语法。
并通过一个3-8译码器的设计把握利用EDA软件(Quartus II 13.1)进行HDL代码输入方式的电子线路设计与仿真的详细流程。
六、实验内容利用HDL代码输入方式在Quartus II 13.1平台上实现一个3-8译码器设计,并进行仿真,然后生成配置文件下载到开发板上进行验证。
七、实验器材(设备、元器件)1. 计算机(安装Quartus II 13.1& ModelSim13.1软件平台);2. Cyclone IV FPGA开发板一套(带Altera USB-Blaster下载器)。
八、实验步骤(1)新建工程,设置器件属性:在Quartus II 13.1平台中,新建一个工程(注意命名规范),在“Family”中选择“Cyclone IV E”系列,“Available device”中选择具体型号“EP4CE6E22C8”,设置好器件属性。
译码器的设计实验报告

EDA实验报告书姓名XXX学号xxxxxxx 实验时间1根据74138的功能,当S0=1, S 仁0, S2=0时译码器处于工作状态。
否则 译码 器被禁止,所有输出端被封锁在高电平。
由真值表画出卡诺图,再写出对 应表达 式,再画出电路。
2、使用VHDL 语言时,应注意头文件以及各种输入的格式,使用IF 语句,CASE 语句设计电路,最后再用END 语句结束程序。
LIBRARY IEEE;USE IEEE.STD LOGIC 1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY SA ISPORT(D:IN STD_LOGIC_VECTOR(2 DOWNTO 0); S0,S1,S2:IN STD_LOGIC; Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END ;ARCHITECTURE XIANI OF SA IS BEGINPROCESS(D,SO,S1,S2) BEGINIF (SO=,O ,)THEN Y<=H 11111111H ; ELSIF(S0=11 AND S1 AND S2=,0,)THENIF (D(2)=,0, AND D(1 )=0 AND D(O)=,O')THEN Y<=n 01111111H ; ELSIF (D(2)=,0, AND D(1 )=0 AND D(0)=f 1 ')THEN Y<=n 10111111H ; ELSIF (D(2)=O AND D(1 )=f 1' AND D(O)=V)THEN Y<=n 11011111H ; ELSIF (D(2)=V AND D(1 )=1' AND D(0)=1 *)THEN Y<="11101111"; ELSIF (D ⑵ J 1 AND D(1 )=0 AND D(O)=,O ,)THEN Y<=M 11110111H ; ELSIF (D(2)=*1 * AND D(1 )=0 AND D(0)=,1 ')THEN Y<=H 11111011H ; ELSIF (D ⑵ J 1 AND D(1 )=f 1' AND D(O)=,O ,)THEN Y<=n 11111101H ; ELSIF (D(2)=*1' AND D(1)=f 1' AND D(0)=f 1 [THEN Y<=n 11111110H ;设计思路 设计原理图及原程字—一E=> 刑ELSE Y<= ZZZZZZZZ ; END IF;ELSE 丫v=”ZZZZZZZZ”; END IF; END PROCESS; END;Delay Matrix亠YD Y1I Y5 ¥3YiY5VS.rf[>D ROne EX50n$ B.th?ECht 5l>E 5. ths 6 One 01LUn& 5・i 叶 &0n¥LUTE 5.Lhs &(J HELOhs 5.i rw5.ChiLOhs S.Qn EWLdhs吕』nt505 DrtE/l36fl£ SQnVIlih Em5Dro/ll&n5 & Q*n/I]6na 5 fto U fim 5L Q I J1 ] Cm£ Dnt/l2 耳帥nd 注馭S Ohs/ll Em 50&伯副口 5QHri/116m5 Cna A il Grt55rm/lllire5 DrA ISftfiP吕廩⑷3钿号険门和唯5Un*l13iviF Stnm 的Delay MatrixDceiinaic/IviJI® J*7a 伽SChE5<bi 50nsEJbsb Sth*MliOli■EE(hb 心5 On EOniSlhiPP Sthb 5 On5 (hiEOnisi5. (hi- 5 Ch? FOit 50ns 5CbiSthfe.5 Ch 50i*50nsSOru仿直/、波形图比较此实验中两种输入法哪种要好一些,好在哪里?答:使用与非门设计电路对应延时比使用程序对应延时时间短,原因是程序的每步执行都需要一定的时间,其时间比调用库中的与非门所需时间长。
数字逻辑实验报告:译码器及其应用

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7段显示译码器设计实验报告
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数字钟实验报告学生专业:电子信息工程学生班级:151143C学生学号:*********学生姓名:***7段显示译码器设计151143324 ***一、实验目的:学习七段数码显示译码器设计,多层次设计方法和总线数据输入方式的仿真。
二、实验原理:7段BCD码译码器的设计,输出信号Segmentout的7位分别接数码管的7个段,高位在左,低位在右。
例如当Segmentout输出为“1101101”时,数码管的7个段:g、f、e、d、c、b、a分别接1、1、0、1、1、0、1,接有高电平的段发亮,于是数码管显示数字“5”。
如果是共阳极的数码显示器,则8段输出应取反,段显码为“10010010”,使用时要注意数码管的接法。
实际产品设计中,一般会用到多个数码管,显示几位数字。
4位数的7段数码管,4位数字共用同样的段输出。
若只想让第一个位显示,其他的位不显示,那么可以只给第一位数字供电,其他的断电,用4LED来控制的,4LED输出0001即可,若只让第二位显示则4LED输出0010即可。
这里的4LED选择控制要显示的位,称为位选。
三、实验内容:module BCD_Segment7(BCDin,Segmentout,Select);input[3:0]BCDin;output Select;output [6:0]Segmentout;reg[6:0]Segmentout;always@(BCDin)begincase(BCDin)4'h0:Segmentout=7'b1000000;4'h1:Segmentout=7'b1111001;4'h2:Segmentout=7'b0100100;4'h3:Segmentout=7'b0110000;4'h4:Segmentout=7'b0011001;4'h5:Segmentout=7'b0010010;4'h6:Segmentout=7'b0000010;4'h7:Segmentout=7'b1111000;4'h8:Segmentout=7'b0000000;4'h9:Segmentout=7'b0010000;4'hA:Segmentout=7'b0001000;4'hB:Segmentout=7'b0000011;4'hC:Segmentout=7'b1000110;4'hD:Segmentout=7'b0100001;4'hE:Segmentout=7'b0000110;4'hF:Segmentout=7'b0001110;default:Segmentout=7'bxxxxxxx;endcaseendassign Select=1'b0;endmodule四、时序仿真波形:引脚设定时序仿真波形参考设置:1、设置仿真时间。
七段译码器实验报告

综合实验一七段译码器班级——姓名——学号————一、实验目的用VHDL语言设计七段译码器二、实验内容观察七段数码管的真值表,用VHDL语言设计七段译码器三、实验方法采用基于FPGA进行数字逻辑电路设计的方法。
采用的软件工具是MaxplusⅡ软件仿真平台,采用的硬件平台是AlteraEPF10K20TI144_4的FPGA实验箱。
四、实验步骤1. 输入源代码。
打开Maxplus ,点击File -> Project -> Name ,新建工程名为“se7_decoder”,完成点击OK。
然后点击File -> New ,选择Text Editor file ,完成点击OK。
最后输入七段译码器的VHDL 源代码并保存为当前工程名。
2.调试编译。
选择芯片类型:点击Assign -> Device ,选择芯片类型为EPF10K20TI144-4 ,完成点击OK。
再点击MAX+plusII下的Compiler ,直到调试成功如图:3.波形仿真。
点击MAX+plusII-> waveform editor-> Node -> Enter nodes from SNF-> List-> =>-> OK,右击各引脚,设置输入信号值、周期和结束时间,点击存盘,点击MAX+plusII -> Simulator完成波形仿真。
4.时序分析。
点击MAX+plusII下的Timing Analyzer ,完成时序分析如图所示:5. 引脚锁定。
点击Assign -> Pin/Location/Chip,添加各引脚信息,再对文件重新编译一次。
6. 编程下载。
连接好计算机和实验箱,打开电源。
点击MAX+plusII -> Programer →Configure完成下载,验证。
实验小结:总体来说,这次实验完成的还算顺利,初步了解了一点VHDL代码的编写,好像这个代码和真值表密切相关,把他们之间的对应关系找出来就行了,其他不在范围的要用强制规定一下,应该是起排除干扰的作用吧,或者像C++抛出异常也应该可以。
电路EDA实验报告 二-十译码器仿真

贵州大学电路EDA电路技术课程考核报告08级计算机系统维护专业班级:08级计维班姓名:**********学号:PZ082014111一、实验名称:仿真二-十译码器的结果二、实验目的:1.学会用OrCAD仿真电路。
2.用OrCAD仿真二-十进制译码器。
三、实验要求:1.熟悉用OrCAD仿真电路。
2.了解二-十译码器的结构和逻辑功能。
3.用OrCAD仿真二-十译码器四、实验原理:二-十进制译码器是由十个与非门和八个非门构成的电路,它的功能是将BCD码的10个代码译成10 个对应的高、低电平输出信号,对BCD代码以外的伪码1010——1111 这几个代码输出均无低电平信号产生,对这几个代码构成拒绝功能。
4位输入代码共有十六个组合状态,其中六个没有与其对应的输出端,这六个代码称为伪码。
伪码输入时,十个输出端处于无效状态。
若输出端是低电平有效,则此时输出均为高电平。
五.实验过程:1.打开Orcad,建立工程文件命名并保存:打开文件:3.画电路图。
(1)提取元件、(2)画图、CLK DSTM3OFFTIME = 4mS ONTIME = 4mS DELAY =STARTVAL = 0OPPVAL = 1Y8U35A744061245Y5Y2U16A74ALS100412U37A744061245A1U26A744061245U21A 74ALS100412U23A74ALS100412A0Y9U19A74ALS100412A3U28A744061245Y0Y6CLK DSTM1OFFTIME = 1mS ONTIME = 1mS DELAY =STARTVAL = 0OPPVAL = 1U27A744061245U38A744061245CLK DSTM2OFFTIME = 2mS ONTIME = 2mS DELAY =STARTVAL = 0OPPVAL = 1U17A74ALS100412U29A744061245Y1U20A 74ALS100412U18A74ALS100412CLK DSTM4OFFTIME = 8mS ONTIME = 8mS DELAY =STARTVAL = 0OPPVAL = 1U24A744061245A2Y3Y7Y4U36A744061245U30A744061245U22A74ALS100412(3)设置输入信号、A0输入端的OFFTIME与ONTIME设为1ms,使它能以0101010101010101输入,A1输入端的OFFTIME与ONTIME设为2ms,使它以0011001100110011输入,而A2输入端的OFFTIME与ONTIME 设为4ms,能以0000111100001111,同理A3输入端的OFFTIME与ONTIME设为8ms,使它能以000000001111111输入,这样才能保证输入端能以BCD码输入。
数字电子逻辑 译码器和数据选择器 实验报告

福建农林大学计算机与信息学院信息工程类实验报告系:计算机系专业:计算机科学与技术年级: 07级姓名:学号:实验课程:数字电子技术基础实验室号:__ 实验设备号: 9 实验时间: 2008-12-9指导教师签字:成绩:实验二译码器和数据选择器一、实验目的和要求1、掌握3 -8线译码器逻辑功能和使用方法。
2、掌握数据选择器的逻辑功能和使用方法。
二、实验原理译码的功能是将具有特定含义的二进制码进行辨别,并转换成控制信号,具有译码功能的逻辑电路称为译码器。
译码器在数字系统中有广泛的应用,不仅用于代码的转换、终端的数字显示,还用于数据分配,存贮器寻址和组合控制信号等。
不同的功能可选用不同种类的译码器。
下图表示二进制译码器的一般原理图:它具有n个输入端,2n个输出端和一个使能输入端。
在使能输入端为有效电平时,对应每一组输入代码,只有其中一个输出端为有效电平,其余输出端则为非有效电平。
每一个输出所代表的函数对应于n个输入变量的最小项。
二进制译码器实际上也是负脉冲输出的脉冲分配器,若利用使能端中的一个输入端输入数据信息,器件就成为一个数据分配器(又称为多路数据分配器)。
1、3-8线译码器74LS138它有三个地址输入端A、B、C,它们共有8种状态的组合,即可译出8个输出信号Y0~Y7。
另外它还有三个使能输入端E1、E2、E3。
它的功能表见表2-1,引脚排列见图2-2。
表2-1 74LS138的功能表注:‘H’表示逻辑高电平;‘L’表示逻辑低电平;‘×’表示逻辑高电平或低电平。
2、数据选择是指经过选择,把多个通道的数据传送到唯一的公共数据通道上去。
实现数据选择功能的逻辑电路称为数据选择器。
它的功能相当于一个多个输入的单刀多掷开关,其示意图如下:3、数据选择器74LS15174LS151是一种典型的集成电路数据选择器,它有3个地址输入端CBA,可选择D0~D7这8个数据源,具有两个互补输出端,同相输出端Y和反相输出端WN。
3-8译码器实验报告

姓名: 桑贤超班级: 文自112-2班学号:201190519234 试验: 3-8译码器实验报告日期:2012.11.01 指导老师: 徐洪霞
一、实验报告的名称: 3-8译码器
二、本次实验的目的:
1.掌握译码器的测试方法。
2.掌握用译码器构成组合电路的方法。
3.了解中规模集成译码器的管脚分布,掌握其逻辑功能
三、设计过程:
1.工程编译源:功能编译和实际编译。
2.功能仿真:将功能编译后的结果进行仿真。
3.后仿真过程:将实际编译及我国仿真。
4.引脚锁定:将个信号按要求分配到相应引脚.
5.物理实现:将结果下载到所悬着的器件中
四、画出实验原理图,标明引脚连线,画出防真波形图,注明引脚.
五、实验总结,主要包括实验中所犯错误,怎样改正等
1.在文件名必须与VHDL文件中的设计实体名保持一致。
2.在设置引脚时,一定要看电路板,以及电路图,找对各个输入输出接口对应的芯片引脚。
编码器与译码器实验报告

本科学生设计性实验报告
学号********* 姓名颜洪毅
学院信息学院专业、班级计算机科学与技术
实验课程名称数字逻辑与数字系统
教师及职称王坤
开课学期2013 至2014 学年第一学期
填报时间2013 年10 月20 日
云南师范大学教务处编印
3.实验设备及材料
1、数字电路实验台1台
2、集成电路芯片
74LS148(8-3优先编码器) 1片
74LS138(3-8译码器) 1片
74LS48(七段数码管译码器) 1片
自选芯片若干
4.实验方法步骤及注意事项
(1)、运用数字逻辑的基本原理,选用相应材料连接各芯片功能测试原理图和简易呼叫器的原理图。
(2)、参照设计好的电路图,完成电路接线。
(3)、根据设计要求完成电路逻辑功能与数据的验证。
5.实验数据处理方法
将所得数据列表处理,对比实验结果。
6.参考文献
无
教师对实验设计方案的意见
签名:
年月日二、实验报告
1.实验现象与结果
74LS138
74LS148
74LS47
呼叫器
2.对实验现象、实验结果的分析及其结论
实验结果符合各芯片逻辑功能特点
1.本次实验成败及其原因分析
本次实验很成功!
1、实验仪器和器材均正常工作且无损伤;
2、实验线路连接正确;
3、正确的实验操作。
2.本实验的关键环节及改进措施
关键环节:电路原理图的构建
指导教师评语及评分:
签名:年月日。
38译码器实现组合逻辑电路

院系电子信息工程学院班级姓名学号实验名称38译码器实现组合逻辑电路实验日期一、实验目的1.掌握常用集成组合电路的应用;2.掌握译码器的工作原理和特点;3.熟悉集成门电路、译码器的逻辑功能和管脚排列。
二、实验器件1.数字电路实验箱2.集成电路:74LS00、74LS138三、实验原理译码器所谓译码,就是把代码的特定含义“翻译”出来的过程,而实现译码操作的电路称为译码器。
译码器可分为三类:变量译码器、码制变换译码器和显示译码器。
变量译码器又称二进制译码器,用以表示输入变量的状态。
对应于输入的每一组二进制代码,译码器都有确定的一条输出线有信号输出。
若有n个输入变量,则有2n个不同的组合状态,就有2n个输出端。
而每一个输出所代表的函数对应于n 个输入变量的最小项。
74LS138为3/8译码器,管脚图如图所示:其中:A2、A1、A0为地址输入端Y0-Y7 为输出端,低电平有效STA、STB、STC 为选通端74LS138功能表如表3-2所示,当STA=1,STB+STC=0时,执行正常的译码操作,地址码所指定的输出端有信号输出(低电平0),其它所有输出端均无信号输出(全为1)。
当STA=0,STB+STC=1,或STA=,STB+STC=1时,译码器被禁止,所以输出同时为1。
指导教师签名院系电子信息工程学院班级姓名学号实验名称38译码器实现组合逻辑电路实验日期三、设计电路,实现四、(1)逻辑电路图(2)原理图指导教师签名院系电子信息工程学院班级姓名学号实验名称38译码器实现组合逻辑电路实验日期(3)实物连接图五、电路功能验证ABC为0,Y为1 A为1,BC为0,Y为0 AB为0,B为1,Y为0指导教师签名院系电子信息工程学院班级姓名学号实验名称38译码器实现组合逻辑电路实验日期AB为0,C为1,Y为0 A为0,BC为1,Y为0 ABC为1,B为1AB为1,C为0,Y为1 AC为1,B为0,Y为0指导教师签名。
2021年编码器与译码器实验报告

本科学生设计性试验汇报
学号姓名颜洪毅
学院信息学院专业、班级计算机科学与技术
试验课程名称数字逻辑与数字系统
老师及职称王坤
开课学期至年第一学期
填报时间年10 月20 日
云南师范大学教务处编印
3.试验设备及材料
1、数字电路试验台1台
2、集成电路芯片
74LS148(8-3优先编码器) 1片
74LS138(3-8译码器) 1片
74LS48(七段数码管译码器) 1片
自选芯片若干
4.试验方法步骤及注意事项
(1)、利用数字逻辑基础原理, 选择对应材料连接各芯片功效测试原理图和简易呼叫器原理图。
(2)、参考设计好电路图, 完成电路接线。
(3)、依据设计要求完成电路逻辑功效与数据验证。
5.试验数据处理方法
将所得数据列表处理, 对比试验结果。
6.参考文件
无
老师对试验设计方案意见
署名:
年月日二、试验汇报
1.试验现象与结果
74LS138
74LS148
74LS47
呼叫器
2.对试验现象、试验结果分析及其结论
试验结果符合各芯片逻辑功效特点
1.此次试验成败及其原因分析
此次试验很成功!
1、试验仪器和器材均正常工作且无损伤;
2、试验线路连接正确;
3、正确试验操作。
2.本试验关键步骤及改善方法
关键步骤: 电路原理图构建
指导老师评语及评分:
署名: 年月日。
译码器的逻辑功能测试

实验报告实验名称:译码器的逻辑功能测试学生姓名:学号:专业班级:实验类型:□验证□综合□设计□创新实验分组:实验日期:实验成绩:[实验目的]1、掌握译码器的使用方法。
2、掌握译码器的逻辑功能。
3、熟悉数码管的使用。
[主要仪器设备及耗材]数字电路实验板、集成块CD4028、CD4511、数据线。
[实验基本原理]译码器是一个多输入、多输出的组合逻辑电路,它的作用是把给定的代码进行“翻译”,变成相应的状态,使输出通道中相应的一路有信号输出。
译码器在数字系统中有广泛的用途,不仅用于代码的转换,终端的数字显示,还可用于数据分配、存储、寻址和控制。
译码器可分为通用译码器和显示译码器两大类。
前者又分为变量译码器和代码译码器。
变量译码器(又称二进制译码器),用以表示输入变量的状态,如2线—4线、3线—8线和4线—16线译码器。
若有n个输入变量的状态,则有2n 个不同的组合状态,就有2n个输出端供其使用,而每一个输出所代表的函数对应于n个输入变量的最小值。
1、二—十进制译码器CD4028它能将输入的4位二进制数译码成十进制,所以CD4028不仅可作为一般YIM 器使用,也可作为多路分配器使用和实现逻辑函数多种功能。
2、数码显示译码器七段发光二极管数码管(LED),有共阴管和共阳管的电路。
一个LED数码管可用来显示一位0~9十进制数和一个小数点。
小型数码管(0.5寸和0.36寸)每段发光二极管的正向压降,随显示(通常为红、绿、黄、橙色)的颜色不同略有差别,通常约为2~2.5V,每个发光二极管的点亮电流在5~10mA.LED数码管要显示BCD码所表示的十进制数字就需要有一个专门的译码器,该译码器不但要完成译码功能,还要有相当的驱动能力。
BCD码七段译码器此类译码器型号有74LS47(共阳),74LS48(共阴),CD4511(共阴),本实验采用BCD码锁存七段译码器。
在实验箱上已完成了译码器CD4511和数码管之间的连接。
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电子科技大学
实
验
报
告
学生姓名:
学号:
指导教师:黄敏
实验地点:主楼C2-514
实验时间:(1班)
一、实验室名称:虚拟仪器实验室
二、实验项目名称:3-8 译码器实验
三、实验学时:4学时
四、实验原理
开发板上共四个按键:SW3~SW6,其中SW3 为总开关;SW4、SW5、SW6 作为三个译码输入。
本实验 3-8 译码器所有的接口如下。
计算机(安装Quartus II & 软件平台);
2. Cyclone IV FPGA开发板一套(带Altera USB-Blaster下载器)。
八、实验步骤
(1)新建工程,设置器件属性:在Quartus II 平台中,新建一个工程(注意命名规范),在“Family”中选择“Cyclone IV E”系
列,“Available device”中选择具体型号“EP4CE6E22C8”,设置
好器件属性。
在 EDA Tool Settings 页面中,可以设置工程各个
开发环节中需要用到的第三方(Altera 公司以外)EDA 工具,我
们只需要设置“Simulation”工具为“ModelSim-Altera”,Format
为“Verilog HDL”即可,其他工具不涉及,因此都默认为<None>。
(详见实验指导书)
(2)Verilog源码文件创建与编辑:点击菜单栏的“File→New…”,然后弹出如图所示的新建文件窗口,在这里我们可以选择各种需
要的设计文件格式。
可以作为工程顶层设计文件的格式主要在
Design Files 类别下,我们选择 Verilog HDL File(或者 VHDL
File)并单击 OK完成文件创建。
将新建的文件保存后通过菜单栏
“Project→Add/Remove Files in Project”将刚刚创建的文件
加入新建的工程中,点击“Add”加入后选择OK按钮。
(详见实验
指导书)
(3)Modelsim仿真验证:将工程编译,无误后,采用第三方EDA仿真工具Modelsim进行仿真。
1)设置路径:点击Tools →
Options…”,进入选项卡“General EDA Tool Options”,设置
“Modelsim-Altera”后面的路径,即我们安装 Modelsim 时的路
径;2)完成测试脚本创建与编辑;3)测试脚本关联设置;4)调
用Modelsim进行功能仿真和时序仿真。
(详见实验指导书)(4)管脚分配:根据文档“SF-CY4 FPGA学习板原理图”对3-8译码器的进行引脚分配。
(详见实验指导书)
(5)综合、实现与配置文件产生综合。
(详见实验指导书)
(6)FPGA在线下载配置:1)连接开发板并给开发板供电;2)开启Programmer 界面;3)识别 USB-Blaster;4)执行在线下载操作。
(详见实验指导书)
(7)拨动开发板对应按钮,观察输出是否符合预期。
(8)给开发板断电,清理器件,实验结束。
九、实验数据及结果分析
用Verilog HDL语言编写3-8译码器源码如下:
module txt1(
input ext_clk_25m,
input ext_rst_n,
input [3:0] switch,
output reg[7:0] led
);
always@(posedge ext_clk_25m or negedge ext_rst_n) if(!ext_rst_n)
led<=8'hff;
else if(switch[0])
led<=8'hff;
else begin
case(switch[3:1])
3'b111:led<=8'b1111_1110;
3'b110:led<=8'b1111_1101;
3'b101:led<=8'b1111_1011;
3'b100:led<=8'b1111_0111;
3'b011:led<=8'b1110_1111;
3'b010:led<=8'b1101_1111;
3'b001:led<=8'b1011_1111;
3'b000:led<=8'b0111_1111;
default:;
endcase
end
endmodule
TestBench源码如下:
parameter PERIOD=40;
always begin
#(PERIOD/2) ext_clk_25m=0;
#(PERIOD/2) ext_clk_25m=1;
end
initial begin
ext_rst_n=0;
switch=4'b0000;
#10000;
ext_rst_n=1;
end
always #100 switch[0]=~switch[1];
always #40 switch[3:1]=switch[3:1]+1;
提供仿真波形并对波形进行文字说明:
功能仿真总体波形图1(波形上同时体现switch[0] = 1和switch[0] = 0两种情况):
功能仿真波形图2(switch[0] = 1)
当switch[0] = 1时,无论输入switch[3:1]如何变化,输出
led始终保持不变,即所有的灯不亮。
功能仿真波形图3(switch[0] = 0)
当switch[0] = 0时,输出状态随着switch[3:1]的变化而变
化,需要覆盖到所有led都曾点亮的情况。
时序仿真总体波形图(波形上需要体现延时情况)
根据原理图完成管脚分配(提供管脚分配截图)
输入端口:时钟复位/按键SW3~ SW6:输出端口:
图 1 管脚分配对应关系图
根据上面原理图对应关系,可以得到对应得到输入/输出端口对应的管脚,双击每个信号对应的Location部分,输入对应的管脚即可完成分配。
分配好的如下图所示:
图 2 管脚分配图
FPGA在线下载配置(在开发板上观察实验结果)
十、实验结论
通过本次实验设计并仿真了3-8译码器,且在板子上成功进行了验证!
十一、实验中遇到的问题及相应的解决办法
(1)程序BUG较多
答:写程序时应多注意细节
报告评分:
指导教师签字:。