Verilog实现串口通信(好)

FPGA实现串行接口RS232

时间:2007-06-29 来源: 作者: 点击：26463 字体大小:【大中小】

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串行接口(RS-232)

串行接口是连接FPGA和PC机的一种简单方式。这个项目向大家展示了如果使用FPGA来创建RS-232收发器。

整个项目包括5个部分

RS232是怎样工作的

如何产生需要的波特率

发送模块

接收模块

应用实例

RS-232接口是怎样工作的

作为标准设备，大多数的计算机都有1到2个RS-232串口。

特性

RS-232有下列特性:

使用9针的"DB-9"插头(旧式计算机使用25针的"DB-25"插头).

允许全双工的双向通讯(也就是说计算机可以在接收数据的同时发送数据).

最大可支持的传输速率为10KBytes/s.

DB-9插头

你可能已经在你的计算机背后见到过这种插头

它一共有9个引脚，但是最重要的3个引脚是:

引脚2: RxD (接收数据).

引脚3: TxD (发送数据).

引脚5: GND (地).

仅使用3跟电缆，你就可以发送和接收数据.

串行通讯

数据以每次一位的方式传输；每条线用来传输一个方向的数据。由于计算机通常至少需要若干位数据，因此数据在发送之前先“串行化”。通常是以8位数据为1组的。。先发送最低有效位，最后发送最高有效位。

异步通讯

RS-232使用异步通讯协议。也就是说数据的传输没有时钟信号。接收端必须有

某种方式，使之与接收数据同步。

对于RS-232来说，是这样处理的:

串行线缆的两端事先约定好串行传输的参数（传输速度、传输格式等）

当没有数据传输的时候，发送端向数据线上发送"1"

每传输一个字节之前，发送端先发送一个"0"来表示传输已经开始。这样接收端便可以知道有数据到来了。

开始传输后，数据以约定的速度和格式传输，所以接收端可以与之同步

每次传输完成一个字节之后，都在其后发送一个停止位("1")

让我们来看看0x55是如何传输的:

0x55的二进制表示为：。

但是由于先发送的是最低有效位，所以发送序列是这样的: 1-0-1-0-1-0-1-0.

下面是另外一个例子:

传输的数据为0xC4，你能看出来吗?

从图中很难看出来所传输的数据，这也说明了事先知道传输的速率对于接收端有多么重要。

数据传输可以多快?

数据的传输速度是用波特来描述的，亦即每秒钟传输的数据位，例如1000波特表示每秒钟传输1000比特的数据, 或者说每个数据位持续1毫秒。

波特率不是随意的，必须服从一定的标准，如果希望设计波特的RS-232接口，对不起，你很不幸运，这是不行的。常用的串行传输速率值包括以下几种：

1200 波特.

9600 波特.

38400 波特.

波特(通常情况下是你可以使用的最高速度).

在波特传输速度下, 每位数据持续(1/) = 8.7μs. 如果传输8位数据,共持续8 x 8.7μs = 69μs。但是每个字节的传输又要求额外的“开始位”和“停止位”,所以实际上需要花费10 x 8.7μs = 87μs的时间。最大的有效数据传输率只能达到11.5KBytes每秒。

在波特传输速度下,一些使用了不好的芯片的计算机要求一个长的停止位(1.5或2位数据的长度)，这使得最大传输速度降到大约10.5KBytes每秒

物理层

电缆上的信号使用正负电压的机制:

"1" 用-10V 的电压表示(或者在-5V 与-15V之间的电压).

"0" 用+10V 的电压表示(或者在5V 与15V之间的电压).

所以没有数据传输的电缆上的电压应该为-10V或-5到-10之间的某个电压。

波特率发生器

这里我们使用串行连接的最大速度波特，其他较慢的波特也很容易由此产生。FPGA通常运行在远高于Hz的时钟频率上（对于今天的标准的来说RS-232真是太慢了），这就意味着我们需要用一个较高的时钟来分频产生尽量接近于Hz的时钟信号。

从1.8432MHz的时钟产生

通常RS-232芯片使用1.8432MHz的时钟，以为这个时钟很容易产生标准的波特率，所以我们假设已经拥有了一个这样的时钟源。

只需要将1.8432MHz 16分频便可得到Hz的时钟，多方便啊！

reg [3:0] BaudDivCnt;

always @(posedge clk) BaudDivCnt <= BaudDivCnt + 1;

wire BaudTick = (BaudDivCnt==15);

所以"BaudTick" 每16个时钟周期需要置位一次，从而从1.8432MHz的时钟得到Hz的时钟。

从任意频率产生

早期的发生器假设使用1.8432MHz的时钟。但如果我们使用2MHz的时钟怎么办呢？要从2MHz的时钟得到Hz，需要将时钟"17...." 分频，并不是一个整数。我的解决办法是有时候17分频，有时候18分频，使得整体的分频比保持在"17."。这是很容易做到的。

下面是实现这个想法的C语言代码:

while(1) // 死循环

{

acc += ;

if(acc >=) printf("*"); else printf(" ");

acc %= ;

}

这段代码会精确的以平均每"17...." 个时钟间隔打印出一个"*"。

为了从FPGA得到同样的效果，考虑到串行接口可以容忍一定的波特率误差，所以即使我们使用17.3或者17.4这样的分频比也是没有关系的。

FPGA波特率发生器

我们希望是2的整数幂，但很可惜，它不是。所以我们改变分频比，"/" 约等于"1024/59" = 17.356. 这跟我们要求的分频比很接近，并且使得在FPGA上实现起来相当有效。

//10 位的累加器([9:0]), 1位进位输出([10])

reg [10:0] acc; //一共11位!

always @(posedge clk)

acc <= acc[9:0] + 59; //我们使用上一次结果的低10位，但是保留11位结果

wire BaudTick = acc[10]; //第11位作为进位输出

使用2MHz 时钟, "BaudTick" 为波特, 跟理想的波特存在0.03% 的误差。

参数化的FPGA波特率发生器