第3章第5节 含中规模集成电路的分析(1)
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S=0 （a），（b） S=1（c），（d）
2011/11/9 Qinwenhu
37
第3章 小结
RS触发器介绍
基本原理、触发方式
时序电路的描述方法
原理图、VHDL语言、真值表、状态表、状 态图、波形图。
常用时序电路模块 时序电路的分析 时序电路的设计
2011/11/9 Qinwenhu
NS Q3 Q2 Q1
011 110 100 000 001 010 101
最左边触发器激励信号
D1
1
0
0
0
1
0
1
26
卡若图
Q2 Q1 Q3 00 01 11 10
01 0 0 1 10 1 x 0
D1=Q1Q3+Q3Q1
2011/11/9 Qinwenhu
27
逻辑图
2011/11/9 Qinwenhu
18
状态编码
用Q1 Q2 编码：
State A B C D
Q1 Q2 00 01 10 11
PS Q1 Q2 00 01 10 11
NS
Out
X=0 X=1 X=0 X=1
00 01 0 0
00 10 0 0
00 11 0 0
00 11 0 1
2011/11/9 Qinwenhu
19
卡若图
Q1 Q2 X 00 01 11 10
12
新状态图
0
0
A
1
B
0 1H
01
1
D
2011/11/9 Qinwenhu
13
3.6.2 状态编码的原则和概念
概念
给每个状态指定一个代码。
原则
可读性 可操作性 可测试性、 安全性 特殊性 电路简单
2011/11/9 Qinwenhu
14
3.6.3时序逻辑电路设计举例
2011/11/9 Qinwenhu
1
例 分析下图电路，画出状态图
Z
Q0 Q1 Q2 Q3
Dsr
S/L
CR D0 D1 D2 D3 ‘1’
Gnd
2011/11/9 Qinwenhu
1Y
2Y
A0
A1
D0 D1 D2 D3 D0 D1 D2 D3
Gnd
2
A1 （Q2) A0（Q1)
0
0
0
1
1
0
1
1
1Y D0（/Q0)
30
分析
图中为7个状态的循环，模7计数器，输出有变化。
Q2 Q1 Q0 Z
000 0 001 1
Z=Q1Q0
010 0
011 0
100 0
101 1
1 1 0 0 2011/11/9 Qinwenhu
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逻辑图实现1
& Vcc A2 A1 A0
Vcc Q0 Q1 Q2 Q3 Co
EN
LD
CI 74161 CP
D1 ( Q0) D2（/Q0) D3（ Q0)
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3
移位寄存器真值表
0
0 00
Q0n+1 Q1n+1 Q2n+1 Q3n+1
Q2 Q1 Q0 0 00
1y 2y 10
1Y
Q0
Q1
Q2
1
0
0
0
0
1
0
0
0
0
1
0
1
0
0
1
0 01 0 10 0 11 1 00
01 00 10 10
x=1;Z=1
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16
状态图
0/0
1/0
A
X/Z
0/0
B 1/0 0/0
1/0 C
1/1 D
0/0
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17
状态表
PS
A B C D
NS X=0 X=1
AB AC AD AD
Out X=0 X=1
00 00 00 01
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CR
Vcc
D0 D1 D2 D3
0
1
2 3 74151
Z
4 5
6
7 EN
2011/11/9 Qinwenhu
32
逻辑图实现2
Vcc Q0 Q1 Q2 Q3 Co
EN
LD
CI CP
CR
D0 D1 D2 D3
Z
Q1 A0 1Y
2Y
Q2 A1
Vcc
D0 D1 D2 D3 D0 D1 D2 D3
Q0 Q0
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34
分析图3.62的功能
D1=Q1 D2=Q1Q2+Q1Q2
Q3 Q2 Q1 000
=Q1 Q2
001
D3=Q1Q2Q3+Q2Q3+Q1Q3 0 1 0
=Q1Q2Q3+Q1Q2Q3
011
=(Q1Q2)Q3
100
二进制模8递增计数器
101 110
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3.5 含中规模集成电路的时序逻辑电路分析
存储单元
计数器、移位寄存器、通用寄存器
组合逻辑电路
译码器、数据选择器
触发器的输出作为组合电路的控制输入。 分析过程：
作出与计数器、移位寄存器等模块的状态有关的组 合逻辑电路真值表；
作出计数器、移位寄存器等模块本身的状态图。 将对应的组合输出填到状态图上构成完整的状态图。
00 0 0 0 10 1 1 1
Q1 Q2 X 00 01 11 10
00 0 0 0 11 0 1 1
D1=Q1X+Q2X
D2=Q1X+Q2X
Q1 Q2 X 00 01 11 10
00 0 0 0 10 0 1 0
Z=Q1Q2X
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20
逻辑图
2011/11/9 Qinwenhu
B
CD 0 0
C
EF00
D
GH0 0
E
AB00
F
CD 0 0
G
EF00
H
GH0 1
2011/11/9 Qinwenhu
9
状态等价
PS
NS
Out
X=0 X=1 X=0 X=1
A
AB00
B
CD 0 0
C
EF00
D
GH0 0
H
GH0 1
E->A ; F->B; G->C
2011/11/9 Qinwenhu
2011/11/9 Qinwenhu
33
3.8 可编程逻辑器件及其应用
CPLD简介
组合逻辑电路PAL16L8 由与阵列和或阵列组 成。对于时序逻辑电路，还需要触发器。
触发器放在输出电路部分，触发器的输出可 经过缓冲器反馈到与阵列中。
PAL16R8
8 ff D 输入端用1个或门激励 8 ff的时钟连在一起。
111
35
GAL(Generic Array Logic) 通用可编程阵列逻辑
OLMC(Output Logic Macro Cell) 输出逻 辑宏单元 代替PAL中的输出电路。
介绍OLMC的四种组态。
2011/11/9 Qinwenhu
36
图3.63 GAL22V10中OLMC
增加了两个数据选择器 四种变化如图3.64所示
21
波形图（静态）
2011/11/9 Qinwenhu
22
波形图（时序）
2011/11/9 Qinwenhu
23
序列信号发生器的另一种设计
在通信和仪器中常用到序列信号，序列信号发生 器常用移位寄存器实现。结构如下图所示。
反馈网络 移位寄存器
在确定了移位寄存器的位数 后，只须设计反馈网络。
即只须设计最左边的触发器 的激励方程。
例1 设计出1个1111序列检测器，连续出 现4个或4个以上1信号时，检测出1
CP X
Z
2011/11/9 Qinwenhu
15
分析：
定义状态： 输入X 输出Z A:初态； Z=0 （观察时刻以前还没有到过连续的1） B:有1个1； Z=0 （观察时刻以前到过1个连续的1） C:连续2个1；Z=0 （观察时刻以前到过2个连续的1） D:连续3个1；x=0;Z=0 （观察时刻以前到过3个连续的1）
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24
例如：设计周期性序列1011000
可以考虑采用3位移位寄存器，有7个状态
101
011
110
100
010
001
000
10110001011000
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状态表
PS Q3 Q2 Q1
101 011 110 100 000 001 0 1 0 2011/11/9 Qinwenhu
10
状态等价
PS
NS
Out
X=0 X=1 X=0 X=1
A
AB00
B
CD 0 0
C
AB00
Dຫໍສະໝຸດ Baidu
CH 0 0
H
CH 0 1
C->A
2011/11/9 Qinwenhu
11
状态等价
PS
NS
Out
X=0 X=1 X=0 X=1
A
AB00
B
AD 0 0
D
AH 0 0
H
AH 0 1
C->A
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28
波形图（静态）
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3.7 用中规模集成逻辑电路设计时序逻辑电路
用现有的模块
用计数器、移位寄存器实现状态循环 用译码器、数据选择器实现组合电路
例1，用中规模集成电路实现下图所示状态图。
0 /0 1 /1 2 /0 3
/0
/0
6
5
4
/1
/0
2011/11/9 Qinwenhu
A=B；不同，进一步判断。
2011/11/9 Qinwenhu
7
例，简化下图的初始状态图
0 1
0A
1
0
C1
0 0
B 1
1
0 D
1
E
0
F 1
G
0
H
1
2011/11/9 Qinwenhu
8
从表中可以看出 A 与 E; B 与 F ;C 与 G等价
状态表
PS
NS
Out
X=0 X=1 X=0 X=1
A
AB00
状态图有繁有简（一般存在状态简化问题）
状态的等价与简化
2011/11/9 Qinwenhu
6
状态等价与简化
输入信号序例 A 输出信号序例
输入信号序例 B
输出信号序例
如果任何输入相同，输出相同，则称
A=B，状态等价。等价可以合并。
实际处理：1）A , B在任何输入条件下的 输出是否相同，如果不同，则A B;如果 相同，则判断A,B次态是否相同，相同
1 0 1 01
1 1 0 00
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1 1 1 10
4
状态图
/0 000
100
/0
Q0 Q1 Q2 /Z
/1
/1 101
001
/0
010
110 /0 111
/0 011
/0
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5
3.6 时序逻辑电路的设计
设计过程
逻辑功能-状态图-状态转换真值表-逻辑方程 组-逻辑电路图
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37
第3章 小结
RS触发器介绍
基本原理、触发方式
时序电路的描述方法
原理图、VHDL语言、真值表、状态表、状 态图、波形图。
常用时序电路模块 时序电路的分析 时序电路的设计
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NS Q3 Q2 Q1
011 110 100 000 001 010 101
最左边触发器激励信号
D1
1
0
0
0
1
0
1
26
卡若图
Q2 Q1 Q3 00 01 11 10
01 0 0 1 10 1 x 0
D1=Q1Q3+Q3Q1
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逻辑图
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状态编码
用Q1 Q2 编码：
State A B C D
Q1 Q2 00 01 10 11
PS Q1 Q2 00 01 10 11
NS
Out
X=0 X=1 X=0 X=1
00 01 0 0
00 10 0 0
00 11 0 0
00 11 0 1
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19
卡若图
Q1 Q2 X 00 01 11 10
12
新状态图
0
0
A
1
B
0 1H
01
1
D
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3.6.2 状态编码的原则和概念
概念
给每个状态指定一个代码。
原则
可读性 可操作性 可测试性、 安全性 特殊性 电路简单
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14
3.6.3时序逻辑电路设计举例
2011/11/9 Qinwenhu
1
例 分析下图电路，画出状态图
Z
Q0 Q1 Q2 Q3
Dsr
S/L
CR D0 D1 D2 D3 ‘1’
Gnd
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1Y
2Y
A0
A1
D0 D1 D2 D3 D0 D1 D2 D3
Gnd
2
A1 （Q2) A0（Q1)
0
0
0
1
1
0
1
1
1Y D0（/Q0)
30
分析
图中为7个状态的循环，模7计数器，输出有变化。
Q2 Q1 Q0 Z
000 0 001 1
Z=Q1Q0
010 0
011 0
100 0
101 1
1 1 0 0 2011/11/9 Qinwenhu
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逻辑图实现1
& Vcc A2 A1 A0
Vcc Q0 Q1 Q2 Q3 Co
EN
LD
CI 74161 CP
D1 ( Q0) D2（/Q0) D3（ Q0)
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3
移位寄存器真值表
0
0 00
Q0n+1 Q1n+1 Q2n+1 Q3n+1
Q2 Q1 Q0 0 00
1y 2y 10
1Y
Q0
Q1
Q2
1
0
0
0
0
1
0
0
0
0
1
0
1
0
0
1
0 01 0 10 0 11 1 00
01 00 10 10
x=1;Z=1
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状态图
0/0
1/0
A
X/Z
0/0
B 1/0 0/0
1/0 C
1/1 D
0/0
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状态表
PS
A B C D
NS X=0 X=1
AB AC AD AD
Out X=0 X=1
00 00 00 01
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CR
Vcc
D0 D1 D2 D3
0
1
2 3 74151
Z
4 5
6
7 EN
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32
逻辑图实现2
Vcc Q0 Q1 Q2 Q3 Co
EN
LD
CI CP
CR
D0 D1 D2 D3
Z
Q1 A0 1Y
2Y
Q2 A1
Vcc
D0 D1 D2 D3 D0 D1 D2 D3
Q0 Q0
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分析图3.62的功能
D1=Q1 D2=Q1Q2+Q1Q2
Q3 Q2 Q1 000
=Q1 Q2
001
D3=Q1Q2Q3+Q2Q3+Q1Q3 0 1 0
=Q1Q2Q3+Q1Q2Q3
011
=(Q1Q2)Q3
100
二进制模8递增计数器
101 110
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3.5 含中规模集成电路的时序逻辑电路分析
存储单元
计数器、移位寄存器、通用寄存器
组合逻辑电路
译码器、数据选择器
触发器的输出作为组合电路的控制输入。 分析过程：
作出与计数器、移位寄存器等模块的状态有关的组 合逻辑电路真值表；
作出计数器、移位寄存器等模块本身的状态图。 将对应的组合输出填到状态图上构成完整的状态图。
00 0 0 0 10 1 1 1
Q1 Q2 X 00 01 11 10
00 0 0 0 11 0 1 1
D1=Q1X+Q2X
D2=Q1X+Q2X
Q1 Q2 X 00 01 11 10
00 0 0 0 10 0 1 0
Z=Q1Q2X
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逻辑图
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B
CD 0 0
C
EF00
D
GH0 0
E
AB00
F
CD 0 0
G
EF00
H
GH0 1
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9
状态等价
PS
NS
Out
X=0 X=1 X=0 X=1
A
AB00
B
CD 0 0
C
EF00
D
GH0 0
H
GH0 1
E->A ; F->B; G->C
2011/11/9 Qinwenhu
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33
3.8 可编程逻辑器件及其应用
CPLD简介
组合逻辑电路PAL16L8 由与阵列和或阵列组 成。对于时序逻辑电路，还需要触发器。
触发器放在输出电路部分，触发器的输出可 经过缓冲器反馈到与阵列中。
PAL16R8
8 ff D 输入端用1个或门激励 8 ff的时钟连在一起。
111
35
GAL(Generic Array Logic) 通用可编程阵列逻辑
OLMC(Output Logic Macro Cell) 输出逻 辑宏单元 代替PAL中的输出电路。
介绍OLMC的四种组态。
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36
图3.63 GAL22V10中OLMC
增加了两个数据选择器 四种变化如图3.64所示
21
波形图（静态）
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22
波形图（时序）
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23
序列信号发生器的另一种设计
在通信和仪器中常用到序列信号，序列信号发生 器常用移位寄存器实现。结构如下图所示。
反馈网络 移位寄存器
在确定了移位寄存器的位数 后，只须设计反馈网络。
即只须设计最左边的触发器 的激励方程。
例1 设计出1个1111序列检测器，连续出 现4个或4个以上1信号时，检测出1
CP X
Z
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15
分析：
定义状态： 输入X 输出Z A:初态； Z=0 （观察时刻以前还没有到过连续的1） B:有1个1； Z=0 （观察时刻以前到过1个连续的1） C:连续2个1；Z=0 （观察时刻以前到过2个连续的1） D:连续3个1；x=0;Z=0 （观察时刻以前到过3个连续的1）
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例如：设计周期性序列1011000
可以考虑采用3位移位寄存器，有7个状态
101
011
110
100
010
001
000
10110001011000
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状态表
PS Q3 Q2 Q1
101 011 110 100 000 001 0 1 0 2011/11/9 Qinwenhu
10
状态等价
PS
NS
Out
X=0 X=1 X=0 X=1
A
AB00
B
CD 0 0
C
AB00
Dຫໍສະໝຸດ Baidu
CH 0 0
H
CH 0 1
C->A
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状态等价
PS
NS
Out
X=0 X=1 X=0 X=1
A
AB00
B
AD 0 0
D
AH 0 0
H
AH 0 1
C->A
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波形图（静态）
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3.7 用中规模集成逻辑电路设计时序逻辑电路
用现有的模块
用计数器、移位寄存器实现状态循环 用译码器、数据选择器实现组合电路
例1，用中规模集成电路实现下图所示状态图。
0 /0 1 /1 2 /0 3
/0
/0
6
5
4
/1
/0
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A=B；不同，进一步判断。
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例，简化下图的初始状态图
0 1
0A
1
0
C1
0 0
B 1
1
0 D
1
E
0
F 1
G
0
H
1
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8
从表中可以看出 A 与 E; B 与 F ;C 与 G等价
状态表
PS
NS
Out
X=0 X=1 X=0 X=1
A
AB00
状态图有繁有简（一般存在状态简化问题）
状态的等价与简化
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6
状态等价与简化
输入信号序例 A 输出信号序例
输入信号序例 B
输出信号序例
如果任何输入相同，输出相同，则称
A=B，状态等价。等价可以合并。
实际处理：1）A , B在任何输入条件下的 输出是否相同，如果不同，则A B;如果 相同，则判断A,B次态是否相同，相同
1 0 1 01
1 1 0 00
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1 1 1 10
4
状态图
/0 000
100
/0
Q0 Q1 Q2 /Z
/1
/1 101
001
/0
010
110 /0 111
/0 011
/0
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3.6 时序逻辑电路的设计
设计过程
逻辑功能-状态图-状态转换真值表-逻辑方程 组-逻辑电路图