QuartusII开发流程

Create a New Block Design File
Create a Block
Enter a Primitive Symbol
Enter a Megafunction Symbol
Enter Input & Output Pin Symbols and Name the Pins
框图/原理图编辑器

在框图/原理图编辑器中，可以用块、原理图符号来描述 设计。块代表设计实体以及相应的I/O端口信号，块与块 之间用代表信号连接关系的管线来连接。 框图/原理图编辑器常用于顶层设计。

--------selection and smart drawing tool --------text tool --------symbol tool --------block tool --------orthogonal node tool --------orthogonal bus tool --------orthogonal conduit tool --------use rubberbanding --------use partial line selection --------zoom tool --------full screen --------find --------flip horizontal --------flip vertical --------rotate left 90 --------rectangle tool --------oval tool --------line tool --------curve tool
ຫໍສະໝຸດ Baidu

Quartus II 的文本编辑器中带有HDL语法模板，方便设计输 入。
--------find --------replace --------find matching delimator --------increase indent --------decrease indent --------set bookmark --------jump to bookmark --------delete bookmark --------insert page break --------insert file --------insert template --------analyze current file --------show line numbers --------show continuation marks(/)
QuartusII开发流程
QuartusII软件的工具及功能简介
设计输入 Text Editor Block & Symbol Editor Mega Wizard Plug-In Manager Assignment Editor Floorplan Editor
综合 Analysis & Synthesis VHDL/Verilog HDL/AHDL Design Assistant 布局布线 Fitter Assignment Editor Floorplan Editor Chip Editor 报告窗口 增量布局布线 时序分析 Timing Analyzer 报告窗口 仿真 Simulator Waveform Editor 编程 Assembler Programmer 转换编程文件 系统设计 SOPC Builder DSP Builder 软件开发 Software Builder
Draw Conduit Lines and View Conduit Properties
Draw Bus Lines
Draw Node Lines
Draw Lines with the Selection and Smart Drawing Tool
Map Signals by Name
Add Wizard-Generated Files to the Project
QuartusII基本开发流程
建立工程 New Project Wizard 设计输入 HDL Editor Block & Symbol Editor MegaWizard Plug-In Manager 设计编译 Compiler Analysis and Synthesis Fitter Assembler Timing Analyzer 器件编程 Programmer
创建HDL设计文件示例

Create a New HDL Design File Create a New Verilog Design File for a selected block
Create a New Verilog Design File
Create a Verilog Design File for a Selected Block
功能及时序仿真 Simulator Waveform Editor 器件测试 Signal Tap II Signal Probe
设计输入

设计输入可使用QuartusII的框图/原理图编辑器、文本编辑器、 MegaWizard Plug-In Manager等建立用户设计， QuartusII还支持第 三方EDA工具生成的文件（如edif、hdl、vqm等）。
功能及时序仿真 Simulator Waveform Editor 器件测试 Signal Tap II Signal Probe
设计编译

The Compiler is a set of highly-automated modules that transform design files in a project into output files for device programming and simulation. The basic Compiler consists of the Analysis & Synthesis, Fitter, Assembler, and Timing Analyzer modules.

设计编译示例

Specify Compiler Settings Make Assignments Compile the Design View the Compilation Report
Specify Compiler Settings

Compiler settings allow you to specify the target device family, Analysis & Synthesis options, Fitter settings for timing-driven compilation, and other options.
功能及时序仿真 Simulator Waveform Editor 器件测试 Signal Tap II Signal Probe
建立工程

任何一项设计都是一项工程，工程是QuartusII编译器的工作对 象。工程目录下包括与工程有关的所有文件，如：设计文件、 配置文件、仿真文件、报告文件等。 建立新工程时，New Project Wizard引导您完成以下设置： - 为工程指定工作目录、工程名称及顶层设计实体的名称； - 指定要在工程中使用的设计文件、其它源文件及用户库； - 指定EDA工具； - 指定目标器件(或让QuartusII 软件自动选择器件)。 File / New Project Wizard

Step1: Create a New Block Design File Step2: Create a Block Step3: Enter a Primitive Symbol Step4: Enter a Megafunction Symbol Step5: Enter Input & Output Pin Symbols and Name the Pins Step6: Connect Symbols & Blocks
QuartusII软件的用户界面
标题栏 菜单栏 工具栏
资源管理窗
工程工作区
编译状态显示窗
信息显示窗
可编程逻辑器件设计流程
设计准备 设计输入 •硬件描述语言 •原理图 •波形图
功能仿真
设计处理 •逻辑综合 •结构综合
时序仿真
器件编程
器件测试
QuartusII基本开发流程
建立工程 New Project Wizard 设计输入 HDL Editor Block & Symbol Editor MegaWizard Plug-In Manager 设计编译 Compiler Analysis and Synthesis Fitter Assembler Timing Analyzer 器件编程 Programmer
MegaWizard Plug-In Manager

MegaWizard Plug-In Manager 可以帮助用户建立或修改包含 自定义宏功能模块变量的设计文件，然后可以将其在用户 自己的设计文件中进行例化。这些自定义宏功能模块变量 基于Altera 提供的宏功能模块，包括Megafunction/LPM 、 MegaCore 和AMPP 函数。
使用MegaWizard Plug-In Manager设计示例

Step1: Create a Verilog HDL Variation of a Megafunction Step2: Add Wizard-Generated Files to the Project
Create a Verilog HDL Variation of a Megafunction
Specify the Target Device
Specify Compilation Process Settings
Specify Analysis & Synthesis Settings
Specify Fitter Settings
Compiler Settings Wizard
Map Signals Explicitly
文本编辑器

文本编辑器用于文本型设计输入，如：Verilog HDL、 VHDL、 AHDL及Tcl 脚本语言。 HDL语言设计方法是大型模块化设计工程中最常用的设计 方法。其特点是易于使用自顶向下的设计方法、易于模块 划分和复用、移植性强、通用性好、设计不因芯片工艺和 结构的改变而变化、利于向ASIC移植。
Make Assignments

Assignment Editor 是QuartusII中建立和编辑分配的图形界 面，主要用于管脚分配、时序约束、逻辑分配。


Create a Project
QuartusII基本开发流程
建立工程 New Project Wizard 设计输入 HDL Editor Block & Symbol Editor MegaWizard Plug-In Manager 设计编译 Compiler Analysis and Synthesis Fitter Assembler Timing Analyzer 器件编程 Programmer
基于块的设计 LogicLock Editor Floorplan Editor
EDA界面 EDA Netlist Writer 时序收敛 Timing Closure Floorplan LogicLock Editor 调试 SignalTap II SignalProbe Chip Editor 工程更改管理 Chip Editor Resource Property Editor Change Manager
Block：代表设 计实体及其I/O 端口信号。
Block Name
Instance Name
I/O Ports Table
Input Pin Symbol Megafunction Symbol
DFF Symbol
Conduit Line Bus Line
Node Line
创建块设计文件示例