Cadence布线情况查看
cadence使用方法
一焊盘制作1. smt焊盘1）所有程序→cadence SPB15.7→PCB edit utilities→Pad designer;2) parameter选项中: type选single ，internal layer 选option，Unit 选毫米或mi l；3）layer 选项中设置焊盘：选Begin layer→regular pad 设置焊盘形状和大小；thermal relief 和anti pad 选NULL；4）取名SAVE as存盘。
2．通孔焊盘1）所有程序→cadence SPB15.7→PCB edit utilities→Pad designer;2) parameter选项中: type选through，internal layer 选option,Unit 选毫米或mi l；设置焊盘钻孔大小，焊盘字符（可不设）；3）layer 选项中设置焊盘：选Begin layer→regular pad 设置焊盘形状和大小；thermal relief 和anti pad 比焊盘大0.8或1mm，同样设置end layer(底层),soldermask_top、soldermask_bottom设置比焊盘大0.15mm，paste_top、paste_bottom设置成与焊盘一样大。
4）取名save as存盘。
二封装制作1.所有程序→cadence SPB15.7→pcb editor→Allegro PCB designe XL;2．File→new,弹出New Drawing对话框，输入文件名，在Drawing type中选Package symbol→OK;3．设置绘画尺寸：Setup→drawing size ，分别设置类型、单位、左下角座标、绘图区宽、高→OK；4. 设置栅格：setup grid,将所有层栅格设为0.0254或1mil→OK；5. Layout→pins ，Options中选connect,选定焊盘、设置重复放置形式;6. 重复放置所有焊盘；7．放置元件边界区，用于DRC检查（通常与元器件一样大，与其外形丝印一样大）：Add→Rectange,右边Option中选Package geometry和place bound_top,绘制边界(此项可以不做);8．添加零件外框（集成电路再增加1脚标识）：Add→line ,选package geometry和silkscreen_top选项，在line width文本框中输入线的粗度；同样方法在Assembly_top 层添加同样图形(可不用)；9．增加Ref Des层零件标号：Layout→Labels→Refdes,打开 Option选项，选择Silkscreen_Top,单击1脚附近，输入标号如U*，D*，R*之类，同样方法在Assembly_top层添加同样图形；10.取名save as存盘。
ASIC设计cadence自动布局布线工具_图文(精)
本节将使用综合工具(Design Compiler 对一个 8位全加器逻辑综合,并产生一个门级网表;利用该网表使用自动布局布线工具(Silicon Ensemble 生成一个全加器的版图。
首先输入 8位全加器 verilog 代码:module adder8(Cout,S,A,Cin;output Cout;output [7:0]S;input [7:0]A;input [7:0]B;input Cin;reg [8:0]SUM;reg [7:0]S;reg Cout;wire [7:0]A,B;always @(Aor B or CinbeginSUM [8:0]=A+B+Cin;S =SUM [7:0];Cout =SUM [8];endendmodule打开综合工具 DC (psyn_gui&File->Read..读入代码File->Setup..设置 3个相关工艺库将带红色 *号的 3个库设置如下图 Design->CompileDesign.. 编译Schematic->NewDesign Schematic View..可以看到综合后的顶层结构通过双击 C1模块还可以看到全加器的门级结构为了后面自动布局布线的需要, 这里我们要将这个综合结果保存为 adder8_nl.v 门级网表。
在 psyn_gui-xg-t>后输入如下命令下面进行自动布局布线 (一下有路径出现的地方要特别注意打开 Silicon Ensemble (sedsm&File->Import->LEF… 导入库的转换格式注意此文件的路径!File->Import->Verilog… 导入工艺库(此库为 verilog 描述的标准单元,包含各种延时信息这里去掉后面的!继续 File->Import->Verilog… 导入网表 adder8_nl.v(此处要先删掉第一个工艺库这里要加上顶层模块名 adder8Floorplan->InitializeFloorplan…准备工作完成开始布局布线点击 Variables 将里面的 PLAN.LOWERLEFT.ORIGIN 由 FALSE 改为 TUREEdit ->Add ->Row… Area 的区域可以直接点击 Area 并在图上拖拽,并使其大小与芯片核一致File->Saveas… 保存为 fplanRoute->PlanPower… 设置电源环在 Plan Power 窗口中点击 AddRings…Place->Ios…放置输入输出Place->Cells…放置单元Place->FillerCells->AddCells…Route->RoutePower->FollowPins… 添加管脚(金属线宽设为 1.8 Route->Wroute…布线View->DisplayOptions… 检查管脚名设置 Pin 为 ONFile->Export->DEF… 命名为adder8_wrouted.def打开 icfb &再导入 DEF文件之前要确保你有如下图中的一些库文件File->Import->DEF…Enter “ tutorial ” for Library Name, “ adder8” for Cell Name, and “ autoRouted ”for View Name.打开 View 中的autoRoutedDesign->Save..Tool->Layout..将提取图转换为版图,这里需要改变几个参数 Edit->Search..点击Add Criteria然后做如下图的几个改动Apply Replace AllDesign->SaveAs..现在就可以打开 layout 了DRC… 熟悉吧! !。
CADENCE PCB设计：布局与布线
号线的放置和布线过程 该约束管理系统是完全集成到PCB 编辑器中 而约束可以随着设计过程的进行而被实时地确认 确认过程的结果是用图形化的方式表示约束条件是否满足 满足约束用绿色显示 不满足约束就用红色显示 这可使设计师可以及时地看到设计的进度 以及因电子数据表中任何设计变动而产生的影响 布图规划与布局约束和规则驱动的方法有利于强大而灵活的布局功能 包括互动和自动的元件布局 工程师或设计师可以在设计输入或布图规划阶段将元件或支电路分配到特定的 区域 可以通过REF 封装方式 相关信号名 零件号码或原理图表/页面号码来过滤或选择元件 当今的电路板上有成千上万种元器件 需要精确的管理 通过实时的器件装配分析和反馈 得以实现器件装配时从整体上来考虑并满足EMS 规则 以提高设计师的设计速度和效率 DFA(可装配型设计)分析 Allegro PCB Design XL 和GXL 有提供 实现了在互动式元件放置时 实时地进图1 Cadence PCB 设计解决方案集成了从简单到复杂PCB 设计所需的所有工具 行DFA 规则检查 基于一个器件类型和封装排列的二维电子表格 DFA 可以实时地检查器件的边到边 边到端或端到端的距离是否违反最小要求 使得PCB 设计师可以同步地放置元器件以实现最优的可布线性 可生产性和信号时序要求 战略规划和设计意图 GRE global rounting environment 由总线互联主导的高度约束 高密度设计可能会花大量时间用于战略性规划和布线 加上当今元件的密度问题 新的信号标准和特定的拓扑结构要求 传统的CAD 工具和技术已经不足以满足捕捉设计师的特定布线意图要求动态铺铜动态铺铜技术提供了实时灌注/修复功能Shape 参数可以被适用于三个不同的方面参数可以被添加到全局shape, 同类shape以及单个shape 中 走线 导孔和元件添加到动态铜皮中 将会按照其形状自动连接或避让 当物体被移去时 形状会自动填充回去 在编辑完成后 动态铺铜不需要批量自动避让 也不需要其它的后期加工步骤RF 设计RF 设计要求包括要比以往更快 更精确地解决高性能/高频率电路 RF/复合信号技术为PCB RF 设计提供了一种完整的 从前端到后端 从原理图到布局到制造的解决方案 RF 技术包含了高级的RF 性能 包括参数化创建和编辑RF 器件的智能布局功能以及一种灵活的图形编辑器 一种双向的IFF 界面提供了RF 电路数据的快速而有效地图3 动态推挤功能让交互式布线非常容易 即便是在最尖端的设计上PCB 制造可以进行全套底片加工 裸板装配和测试输出 包括各种格式的Gerber 274x NC drill 和裸板测试 更重要的是 Cadence 通过其Valor ODB++界面 还包含Valor Universal Viewer 支持业界倡导的Gerber-less 制造 ODB++数据格式可创建精确而可靠的制造数据 进行高质量的Gerber-less 制造 PCB 自动布线器技术自动化的互联环境设计复杂度 密度和高速布线约束的提高使PCB 的手动布线既困难又耗时 复杂的互联布线问题通过强大的 自动化的技术得以解决 这种强大的 经实践证明的自动布线器含有一种批量布线模式 含有众多的用户可定义的布线策略 以及自动的策略调整 互动的布线环境 具有实时互动走线推挤特性 有助于对走线的快速编辑 具有广泛的布图规划功能和完整的元件放置特点的互动式放置环境 使得无需切换应用程序就可以进行放置变更 优化布线 通过使用自动交互式布图规划和放置功能 设计师可以提高布线质量和效率 这与元件布局直接相关 此外 广泛的规则集让设计师可以控制范围广泛的约束 从默认的板级规则到按照线路种类的规则 再到区域规则 Allegro 产品提供的高速布线能力能图4 PCB RF 设计完整的从前端到后端型解决方案图5 高级自动布线技术有效地解决密集型 高约束设计图6 布局编辑器容许你在布线过程的所有阶段评估空间 逻辑流程和拥挤度文档Cadence工具提供了用户向导 前后关联帮助 F1 参考指南 在线教程和多媒体演示等一系列的文档这些文档可以帮助你•通过搜索在线帮助系统寻找你所需要的。
Allegro 17.2 布线阻抗分析
Allegro 17.2布线阻抗分析做多层电路板的时候，遇到需要做阻抗要求的时候，一般使用SI9000做阻抗设计。
或者向PCB厂商拿叠层结构信息。
无论哪一种，只是停留在设计层面，在设计PCB的走线线，是否完全做到阻抗一致，还是不确定的。
所以，今天介绍Cadence Allegro 17.2布线阻抗分析是可以让工程师能直观的分析出阻抗的具体情况，能够评估每根走线上的阻抗变化情况，对工程师衡量信号的质量起着关键性的作用。
下面将通过一个实例的方式来讲解使用Cadence Allegro 17.2软件进行布线阻抗分析的具体方法。
(1)选取一个4层电路板的实例文件，如下图所示，选取的这个文件，截图的部分是MCU与SDRAM 存储器的部分，假设需要分析SDRAM走线的阻抗。
(2)选取电路板4层的叠层情况如下，从下图中我们可以看出，这是一个4层电路板，厚度是1.6mm。
其中GND层，VCC层是阻抗线的参考层。
(3) 在叠层管理器的右侧点击Signal Integrity折叠按钮，可以展开信号完整性的计算表格，在这个表格里面可以对布线中所涉及到的单线阻抗和查分阻抗进行预计算。
比如下图中，当在TOP,BOOTOM层布线0.1626mm的单线的时候，布线所具有的阻抗特性是50.699欧姆。
若布线差分线的时候0.1626mm的线宽和0.2032mm的间距，布线所具有的阻抗特性是91.039欧姆。
(4) 接下来我们通过阻抗分析工具来分析SDRAM部分的具体阻抗控制情况，选择Analyze-- Workflow Manager启动分析工具。
如果没这一项，就需要改变Editor，通过File—Change Editor…。
(5)在Impedance Workflow流程中，选择Net Based模式，点击Select Nets弹出网络选择框。
在选择框中选择我们需要分析的网络。
假设需要分析的是SDRAM的地址线，点击选择好相应的SDRAM地址线FMC_A0到FMC_A12，FMC_BA0, FMC_BA1网络后，点击Apply按钮进行确认，然后点击OK退出。
(整理)Cadence_SPB16.2入门教程——PCB布线.
Cadence_SPB16.2入门教程——PCB布线（一）PCB布线4.1 PCB层叠结构层叠结构是一个非常重要的问题，不可忽视，一般选择层叠结构考虑以下原则：·元件面下面（第二层）为地平面，提供器件屏蔽层以及为顶层布线提供参考平面；·所有信号层尽可能与地平面相邻；·尽量避免两信号层直接相邻；·主电源尽可能与其对应地相邻；·兼顾层压结构对称。
对于母板的层排布，现有母板很难控制平行长距离布线，对于板级工作频率在 50MHZ以上的（50MHZ以下的情况可参照，适当放宽），建议排布原则：·元件面、焊接面为完整的地平面（屏蔽）；·无相邻平行布线层；·所有信号层尽可能与地平面相邻；·关键信号与地层相邻，不跨分割区。
基于以上原则，对于一个四层板，优先考虑的层叠结构应该是：·S ←信号·G ←地平面·P ←电源层·S ←信号对于一个六层板，最优的层叠结构是：·S1 ←信号·G1 ←地平面·S2 ←信号·G2 ←地平面·P ←电源层·S4 ←信号对于一个八层板，有两种方案：方案 1：方案2：·S1 ←信号S1 ←信号·G1 ←地平面G1 ←地平面·S2 ←信号S2 ←信号·G2 ←地平面P1 ←电源层·P ←电源层G2 ←地平面·S3 ←信号S3 ←信号·G3 ←地平面P2 ←电源层·S4 ←信号S4 ←信号方案2主要是比方案1多了一个电源层，在电源比较多的情况下可以选择方案2。
对于更多层的结构也是按照上面的原则来定，可以参考其它的资料。
下面以SMDK6410核心板(设计为八层板)来设置层叠结构，包括规则设置，PCB布线等。
打开程序->Cadence SPB 16.2->PCB Editor，然后打开在第3 章布局好的PCB文件。
Cadence-virtuoso的使用简介(版图绘制)
第二章Virtuoso Editing的使用简介全文将用一个贯穿始终的例子来说明如何绘制版图这个例子绘制的是一个最简单的非门的版图§ 2 1 建立版图文件使用library manager首先建立一个新的库myLib关于建立库的步骤在前文介绍cdsSpice时已经说得很清楚了就不再赘述与前面有些不同的地方是由于我们要建立的是一个版图文件因此我们在technology file选项中必须选择compile a new tech file,或是attach to an exsiting tech file这里由于我们要新建一个tech file因此选择前者这时会弹出load tech file的对话框如图2-1-1所示图2-1-1在ASCII Technology File中填入csmc1o0.tf即可接着就可以建立名为inv的cell了为了完备起见读者可以先建立inv的schematic view和symbol view具体步骤前面已经介绍其中pmos长6u宽为0.6u nmos长为3u宽为0.6u model 仍然选择hj3p和hj3n 然后建立其layout view其步骤为在tool中选择virtuoso layout然后点击ok§ 22绘制inverter掩膜版图的一些准备工作首先在library manager中打开inv这个cell的layout view即打开了virtuoso editing窗图2-2-1 virtuoso editing窗口口如图2-2-1所示版图视窗打开后掩模版图窗口显现视窗由三部分组成Icon menu , menu banner ,status banner.Icon menu(图标菜单)缺省时位于版图图框的左边列出了一些最常用的命令的图标,要查看图标所代表的指令只需要将鼠标滑动到想要查看的图标上图标下方即会显示出相应的指令menu banner菜单栏,包含了编辑版图所需要的各项指令并按相应的类别分组几个常用的指令及相应的快捷键列举如下Zoom In -------放大 (z)Zoom out by 2------- 缩小2倍(Z)Save ------- 保存编辑(f2) Delete ------- 删除编辑(Del)Undo ------- 取消编辑(u)Redo -------恢复编辑 (U)Move ------- 移动(m)Stretch ------- 伸缩(s)Rectangle -------编辑矩形图形(r)Polygon ------- 编辑多边形图形(P)Path ------- 编辑布线路径(p) Copy -------复制编辑 (c) status banner状态显示栏位于menu banner的上方显示的是坐标当前编辑指令等状态信息在版图视窗外的左侧还有一个层选择窗口Layer and Selection Window LSWLSW视图的功能1可选择所编辑图形所在的层2可选择哪些层可供编辑3可选择哪些层可以看到由于我们所需的部分版图层次在初始LSW中并不存在因此下一步要做的是建立我们自己的工艺库所需的版图层次及其显示属性为了简单起见以下仅列出绘制我们这个版图所需的最少版图层次层次名称说明Nwell N阱Active 有源区Pselect P型注入掩膜Nselect N型注入掩膜Contact 引线孔连接金属与多晶硅/有源区Metal1 第一层金属用于水平布线如电源和地Via 通孔连接metal1和metal2Metal2 第二层金属用于垂直布线如信号源的I/O口Text 标签Poly 多晶硅做mos的栅下图是修改后的LSW图2-2-2 LSW如何来修改LSW中的层次呢以下就是步骤1切换至CIW窗口在technology file的下拉菜单中选择最后一项edit layers出现如图窗口图2-2-3 edit layers2在technology library中选择库mylib先使用delete 功能去除不需要的层次然后点击add添加必需的层次add打开如下图的窗口图2-2-4其中layer name中填入所需添加的层的名称Abbv是层次名称缩写Number是系统给层次的内部编号系统保留128256的数字作为其默认层次的编号而将1127留给开发者创造新层次Purpose是所添加层次的功用如果是绘图层次一般选择drawing Priority是层次在LSW中的排序位置其余的选项一般保持默认值在右边是图层的显示属性可以直接套用其中某些层次的显示属性也可以点击edit resources自己编辑显示属性如图2-2-5所示这个窗口还可以在LSW中调出编辑方法很简单读者可以自己推敲就不再赘述上述工作完毕后就得到我们所需的层次接着我们就可以开始绘制版图了§ 2 3 绘制版图一画pmos的版图新建一个名为pmos的cell1画出有源区在LSW中点击active dg注意这时LSW顶部显示active字样说明active层为当前所选层次然后点击icon menu中的rectangle icon在vituoso editing窗口中画一个宽为 3.6u长为6u的矩形这里我们为了定标必须得用到标尺点击misc/ruler即可得到清除标尺点击misc/clear ruler如果你在绘制时出错点击需要去除的部分然后点击delete icon2画栅在LSW中点击poly dg画矩形与有源区的位置关系如下图0.6u6u(gate width)1.5u3.6u图2-2-5 display resource editor3画整个pmos为了表明我们画的是pmos管我们必须在刚才图形的基础上添加一个pselect层这一层将覆盖整个有源区0.6u接着我们还要在整个管子外围画上nwell它覆盖有源区1.8u 如下图所示pselect1.8unwell4衬底连接pmos的衬底nwell必须连接到vdd首先画一个1.2u乘1.2u的active矩形然后在这个矩形的边上包围一层nselect层覆盖active06u最后将nwell的矩形拉长完成后如下图所示nselectactivepselect这样一个pmos的版图就大致完成了接着我们要给这个管子布线二布线pmos管必须连接到输入信号源和电源上因此我们必须在原图基础上布金属线1首先我们要完成有源区源区和漏区的连接在源区和漏区上用contact dg层分别画三个矩形尺寸为0.6乘0.6注意contact间距为1.5u2用metal1dg层画两个矩形他们分别覆盖源区和漏区上的contact覆盖长度为0.3u3为完成衬底连接我们必须在衬底的有源区中间添加一个contact这个contact每边都被active覆盖0.3u4画用于电源的金属连线宽度为3u将其放置在pmos版图的最上方布线完毕后的版图如下图所示图2-3-1 pmos版图通过以上步骤我们完成了pmos的版图绘制接下来我们将绘制出nmos的版图三画nmos的版图绘制nmos管的步骤同pmos管基本相同新建一个名为nmos的cell无非是某些参数变化一下下面给出nmos管的图形及一些参数具体绘制步骤就不再赘述图2-3-2nmos四完成整个非门的绘制及绘制输入输出1新建一个cell inv将上面完成的两个版图拷贝到其中并以多晶硅为基准将两图对齐然后我们可以将任意一个版图的多晶硅延长和另外一个的多晶硅相交2输入为了与外部电路连接我们需要用到metal2但poly和metal2不能直接相连因此我们必须得借助metal1完成连接具体步骤是a在两mos管之间画一个0.6乘0.6的contactb在这个contact上覆盖poly过覆盖0.3uc在这个contact的左边画一个0.6乘0.6的via然后在其上覆盖metal2dg过覆盖0.3ud用metal1连接via和contact过覆盖为0.3u从下图中可以看得更清楚metal13输出连起来任意延长一个的metal1与另一个相交然后在其上放置一个via接着在via上放置metal2五作标签1在LSW中选择层次text d3点击create/label在弹出窗口中的label name中填入vdd并将它放置在版图中相应的位置上2按同样的方法创制gnd A和Out的标签完成后整个的版图如下图2-3-4 非门的版图至此我们已经完成了整个非门的版图的绘制下一步将进行DRC检查以检查版图在绘制时是否有同设计规则不符的地方第三章 Diva验证工具使用说明 版图绘制要根据一定的设计规则来进行也就是说一定要通过DRC Design RuleChecker检查编辑好的版图通过了设计规则的检查后有可能还有错误这些错误不是由于违反了设计规则而是可能与实际线路图不一致造成版图中少连了一根铝线这样的小毛病对整个芯片来说都是致命的所以编辑好的版图还要通过LVS Layout VersusSchematic验证同时编辑好的版图通过寄生参数提取程序来提取出电路的寄生参数电路仿真程序可以调用这个数据来进行后模拟下面的框图可以更好的理解这个流程图 3-0-1 IC后端工作流程验证工具有很多我们采用的是Cadence环境下集成的验证工具集DIV A下面先对DIV A作一个简单介绍DIV A是Cadence软件中的验证工具集用它可以找出并纠正设计中的错误它除了可以处理物理版图和准备好的电气数据从而进行版图和线路图的对查LVS外还可以在设计的初期就进行版图检查尽早发现错误并互动地把错误显示出来有利于及时发现错误所在易于纠正DIV A工具集包括以下部分1设计规则检查iDRC2版图寄生参数提取iLPE3寄生电阻提取iPRECadence cdsSPICE 使用说明资料收藏 PCB 收藏天地4 5电气规则检查 iERC 版图与线路图比较程序 iLVS 需要提到的是 Diva 中各个组件之间是互相联系的 有时候一个组件的执行要依赖另 一个组件先执行 例如 要执行 LVS 就先要执行 DRC 在 Cadence 系统中 Diva 集成在版 图编辑程序 Virtuoso 和线路图编辑程序 Composer 中 在这两各环境中都可以激活 Diva 要 运行 Diva 前 还要准备好规则验证的文件 可以把这个文件放在任何目录下 这些规则文 件的写法下面专门会进行说明 也会给出例子 这些文件有各自的默认名称 如 做 DRC 时的文件应以 divaDRC.rul 命名 版图提取文件以 divaEXT.rul 命名 做 LVS 时规则文件应 以 divaLVS.rul 命名§31DRC 规则文件的编写我们制定了以下规则 n 阱的最小宽度 阱与阱之间的最小间距 ndiff 到 nwell 的最小间距 pdiff 到 nwell 的最小间距 p mos 器件必须在 nwell 内 有源区的最小宽度 有源区之间的最小间距 多晶硅的最小宽度 多晶硅间的最小宽度 多晶硅与有源区的最小间距 多晶硅栅在场区上的最小露头 源 漏与栅的最小间距 引线孔的最小宽度 引线孔间的最小间距 多晶硅覆盖引线孔的最小间距 metal1 覆盖引线孔的最小间距 金属 1 的最小宽度 金属 1 间的最小间距 金属 2 的最小宽度 金属 2 间的最小间距 金属 2 的最小挖槽深度 通孔的最小宽度 通孔间的最小间距 通孔与引线孔间的最小间距 metal1 覆盖通孔的最小间距 4.8u 1.8u 0.6u 1.8u仍旧以前面的非门为例 1.a n 阱(well) 1.b 1.c 1.d 1.e 2.a 2.b 3.a 3.b 3.c 3.d 3.e 4.a 4.b 4.c 4.d 5.a 5.b 6.a 6.b 6.c 7.a 7.b 7.c 7.d 有源区 active1.2u 1.2u 0.6u 0.6u 0.6u 0.6u 0.6u 0.6u 0.9u 0.3u 0.3u 1.2u 0.9u 1.2u 1.2u 1.2u 0.6u 0.9u 0.6u 0.3u第 11 页 共 11 页多晶硅poly引线孔 contact金属 1metal1金属 2metal2通孔 viaCadence cdsSPICE 使用说明资料收藏 PCB 收藏天地7.e metal2 覆盖通孔的最小间距 0.3u 7.f 通孔与多晶硅的最小间距 0.3u 结合上述规则 我们就可以编写出相应的 DRC 规则检查文件 见附录 1 取名为 divaDRC.rul 这个文件的第一部分是层次处理 用于生成规则文件中所要应用到的层 次 可以是原始层或是衍生层 例如 nwell=geomOr("nwell") 在文件中引用到的所 有原始物理层次都要用双引号括起来 这一句的目的是在后面应用到 nwell 这个原始物 理层次时 不需要再用引号括起来 前面几句都是这个意思 后面四句则生成版图验证 中必须的一些层次 有一点需要注意的是 在 geomOr 的关键字和 ( 之间不能出现 空格 nwell=geomOr (“nwell”)的写法系统在编译时会报错 下面这个语句相当于一个条件转移语句 当有drc命令时 执行下面的规则 否则跳 转到下一个命令 ivIf( switch( "drc?" ) then 在设计规则检查中 主要的语句就是drc 了 先简单介绍一下这个语句的语法 [outlayer]=drc(inlayer1 [inlayer2] function [modifiers] ) outlayer表示输出层 如果定义 给出 输出层 则通过drc检查的出错图形就可以保 存在该输出层中 此时 如果没有modifiers选项 则保存的是原始的图形 如果在modifiers 选项中定义了修改方式 那么就把修改后的结果保存在输出层中 如果没有定义outlayer 层 出错的信息将直接显示在出错的原来层次上 Inlayer1和inlayer2代表要处理的版图层次 有些规则规定的是只对单一层次的要求 比如接触孔的宽度 那么可以只有inlayer1 而有些规则定义的是两个层次之间的关系 如 接触孔和铝线的距离 那么要注明两个层次 Function中定义的是实际检查的规则 关键字有sep 不同图形之间的间距 , width 图形的宽度 , enc 露头 , ovlp(过覆盖), area 图形面积 , notch 挖槽的宽度 等 关系有>, <, >=, <=, ==等 结合起来就是 sep<3, width<4, 1<enc<5 这些关系式 例如 drc(nwell width < 4.8 "Minimum nwell width =4.8") 在此例中 没有outlayer 的定义 也没有modifiers的定义 所以发现的错误都直接显示在nwell层上 例子中 inlayer 就是nwell 检查的只是n阱层的规则 function是width<4.8 表示n阱宽度小于4.8微米 所以上面这句的执行结果就是把n阱层中宽度小于4.8u的图形当做错误输出 后面引号中的 信息起到说明提示作用 需要时可以查询 对查错没有实际意义 同样需要注意的是 在drc 和 之间同样不能有空格 否则系统会提示没有drc语句 从上面讨论不难看出 DIVA 规则文件的编写对格式有一定要求 在规则文件中我们还可以看到saveDerived语句 如 saveDerived(geomAndNot(pgate nwell) "p mos device must in nwell") 这一句将输出不在nwell内部的pgate pmos 这种写法在规则文件的编写中经常碰到 要熟练掌握 另外 在DRC文件中 引号引出的行是注释行 以上就是对DRC文件编写的一些简单介绍 对于其中使用的关键字 作者有专门的说明 文章 同时在本文后面作者还会给出一个完整的DRC校检文件并给出详细说明 读者可以参 照它 以加深对文件编写的理解§32 版图提取文件的介绍上面已经提到 通过DRC验证的版图还需要进行LVS也就是版图和线路图对查比较 实际 上就是从版图中提取出电路的网表来 再与线路图的网表比较 那么如何提取版图网表呢 这里我们就要使用到DIVA的extract文件 下面是它的简单介绍 首先 同DRC一样 extract文件的最开始同样是这样一条语句第 12 页 共 12 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地ivIf switch extract then 它相当于一个条件转移语句 当有extract这个命令时 执行下面的规则 否则跳转到另外 的循环 接着 extract文件中要进行的是层次定义 它一般分为三个步骤 1 识别层定义 recognition layer 2 终端层定义 terminal layer 3 伪接触层定义 psuedo_contact layer 然后是定义层次间的连接关系 使用geomConnect语句将版图间的不同层次连接起来 一个 extract文件只能有一个geomConnect语句 构成完整的网表 例如句子 geomConnect via contact psd nsd poly metal1 via via metal1 metal2 其中 via语句的作用是使用连接层连接任意数目的层次 但要注意的是 一个via语句中只 能出现一个连接层 但在geomConnect语句中via语句可以出现的次数不限 以上语句表示 在有contact的地方 psd nsd poly metal1 是相互连接的 在有via 的地方metal1和metal2 相连 注意后一个via和前一个的意义不同 上述工作完成之后 我们接着要进行的工作是器件的提取 device extraction 使 用extractDevice语句 extractDevice 语句定义电路中用到的元器件 这是提取文件中的 关键语句 语法说明如下 extractDevice( reclayer termlayer model physical ) 其中reclayer是识别层 它应该是后来通过逻辑关系生成的提取层 这个层上的每一个图形 都会被当作是一个元器件 Termlayer是端口层 它表示的是元器件的端口 一定要是可以连接的层次 具体的端口定 义因元器件而异 Model指的是元器件的类型 与端口要对应 例如下两句 extractDevice( pgate (GT "G")(psd "S" "D")(NT "B")"pfet ivpcell" ) extractDevice( ngate (GT "G")(nsd "S" "D")(pwell "B")"nfet ivpcell" ) 分别提取出pmos管和nmos管 接着很重要的一步是器件尺寸测量 使用measureParameter语句 例如 w1 measureParameter length ngate butting nsd .5 这一句测量的是nmos的沟道宽度 注意后面的.5必须加上 否则测出的将是两倍的沟道宽度 下面使用saveInterconnect 这个命令把连接的层次写到提取出来的网表中 以便在做 LVS时 可以与线路图中的网表互相对比 saveInterconnect( nsd psd poly contact metal1 ) saveRecognition 这个命令将提取产生的可以识别的图形保存下来 通常和 extractDevice语句中的识别层一致 saveRecognition( ngate "ngate" ) saveRecognition( pgate "pgate" ) 以上就是对extract文件的一个简要介绍 读者可以参看附录中完整的例子 以加深对它的 理解§3接下来 就是LVS检查了3LVS文件的介绍LVS文件在diva中 由于版图提取在extract中就已经完成第 13 页 共 13 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地中的逻辑结构相对就比较简单 只需进行网表比较 参数比较 以及把一些 并联或串联 的元器件归并等即可 所以这一部分文件不会因为工艺层次不同而有很大不同 可以根据范 本做少许改动 以下只介绍一下LVS的基本结构 lvsRules procedure(mosCombine(value1,value2) ……. ) Procedure(mosCompare(lay,sch) ……. ) permuteDevice(parallel “pmos” mosCombine) compareDeviceProperty(“pmos” mosCompare) ) 至于例子 读者可以参考附录§3一 DRC 的说明4Diva 的用法编 辑 好 的 验 证 文 件 都 存 在 ..\export\home\wmy\myLib\ 下 文件名分别是 divaDRC.rul divaEXT.rul divaLVS.rul 有了这三个文件就可以进行版图验证了 下面 将以一个非门为例子来进行说明 在编辑版图文件的同时就可以进行DRC检查 在virtuoso版图编辑环境中 单击Verify 菜单 上面提到的DIVA工具都集成在这个菜单下 先介绍设计规则检查DRC 单击第一个子 菜单DRC就会弹出DRC的对话框 如下图 3-4-1 DRC 菜单窗口第 14 页 共 14 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地Checking Method 指的是要检查的版图的类型 Flat 表示检查版图中所有的图形 对子版图块不检查 与电路图中类似 最上层电路 由模块组成 而模块由小电路构成 有些复杂的版图也是如此 Hierarchical 利用层次之间的结构关系和模式识别优化 检查电路中每个单元块内部是 否正确 hier w/o optimization 利用层次之间的结构关系而不用模式识别优化 来检查电路中每 个单元块 Checking Limit 可以选择检查哪一部分的版图 Full 表示查整个版图 Incremental 查自从上一次 DRC 检查以来 改变的版图 by area 是指在指定区域进行 DRC 检查 一般版图较大时 可以分块检查 如果选择这种方式后 Coordinate 这个输入框就变为可输入 可以在这个框内输入坐标 用矩形的左下角和右上角的坐标来表示 格式为 12599:98991 115682:194485 或者先单击 Sel by Cursor,然后用鼠标在版图上选中一个矩形 这个输入框也会出现相应 的坐标 如果不出现可以多选几次 Switch Names 在DRC文件中 我们设置的switch在这里都会出现 这个选项可以方便我们对版图文件进行 分类检查 这在大规模的电路检查中非常重要 Run-Specific Command FileInclusion Limit上面的两项并不是必需的 可以根据默认设定 Echo Commands 选上时在执行DRC的同时在CIW窗口中显示DRC文件 Rules File 指明DRC规则文件的名称 默认为divaDRC.rul Rules Library 这里选定规则文件在哪个库里 Machine 指明在哪台机器上运行DRC命令 local 表示在本机上运行 对于我们来说 是在本机运行的 选local remote 表示在远程机器上运行 Remote Machine Name 远程机器的名字 在填好规则文件的库和文件名后 根据实际情况填好 Checking Method 和 Checking Limit就可以单击OK运行 这时可以在CIW窗口看到运行的信息 同时在版图上也会出现发 亮的区域 如果有错误 错误在版图文件中可以看到 另外也可以选择Verify-Markers-Find菜单来帮助找错 单 击菜单后会弹出一个窗口 在这个窗口中单击apply就可以显示第一个错误 这个窗口较简 单 大家看一下 再试几次就可以了 同样 可以选择Verify-Markers-Explain来看错误的原因提示 选中该菜单后 用鼠标 在版图上出错了的地方单击就可以了 也可以选择Verify-Markers-Delete把这些错误提示删 除 Virtuoso版图编辑环境下的菜单见图3-4-2第 15 页 共 15 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地图 3 –4-2Virtuoso 菜单二版图提取Extractor说明为了进行版图提取 还要给版图文件标上端口 这是LVS的一个比较的开始点 在LSW 窗口中 选中 metal1 pn 层 然后在 Virtuoso 环境菜单中选择 pn 指得是引脚 pin Create-Pin 这时会出来一个窗口 如下图 3-2-3 创建版图端口窗口 填上端口的名称 Terminal Names 和Schematic中的名字一样 模式 Mode 一般选 rectangle 输入输出类型 I/O Type 等 至于Create Label属于可选择项 选上后 端口 的名称可以在版图中显示 填好可以直接在版图中画上端口 往往有好几个端口 可以都画好在单击Hide 这 些端口仅表示连接关系 并不生成加工用的掩模板 只要求与实际版图上铝线接触即可 也没有规则可言第 16 页 共 16 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地版图的完成后 就可以提取了 在版图编辑环境下选择Verify –extractor 下弹出菜单如图 3-2-4Extractor 窗口图 3-2-5 提取出的文件 填好提取文件库和文件名后 单击OK就可以了 然后打开Library Manager 在库myLib下 nmos单元中增加了一个文件类型叫extracted的文件 可以用打开版图文件同样的方式打开 它 图3-2-5就是提取出来的版图 可以看到提取出来的器件和端口 要看连接关系的话 可以选择Verify-probe菜单 在弹出窗口中选择查看连接关系 版图的准备工作基本上就完成了 接下来是线路图的准备工作 线路图的准备工作相第 17 页 共 17 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地对较简单 有几个要注意的地方 首先 在库的选用上 要用Sample库中的元件 其次 线 路图的端口名称要与版图中的端口名称一致 最后 在线路编辑完成后要进行检查 可以直 接单击左边第一个快捷键 也可以选择菜单Check--Current Cellview 在版图和线路图的准备工作完成后就可以进行LVS了图3-2-6 LVS 参照图3-2-6的弹出菜单 填好规则文件的库和文件名 要进行LVS的两个网表 其实 在LVS中比较的是两个网表 一个是schematic中 另一个是extracted 所以两个schematic文 件也可以比较 只是一般没这个必要 设置完以后单击RUN 片刻后就回弹出一个窗口表 示LVS完成或者失败 失败时可以在上面的菜单中单击Info看运行的信息再进行处理 LVS 完成后 可以在上面的弹出菜单中单击Output 这时会弹出LVS的结果 当然 LVS完成并不是说LVS通过了 可能会有很多地方不匹配 这时要查看错误可以 在LVS窗口中单击Error Display 即可在Extracted和Schematic 中查看错误第 18 页 共 18 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地第四章 Cadence 中 Verilog 的一些使用方法§41Verilog 的文本编辑器随着电路规模的增大和复杂 传统的图形输入模式已不可行 语言描述电路 成为潮流 它的方便性和好的更改性 维护性在实践中得到很好的体现 尤其现 在强大的综合工具 和系统集成对核的需求性使 Verilog 更有用武之地 每个硬 件工程师应该学习掌握它 在进入 Cadence 后在命令行中键入 textedit *.v↙ (此处*为文件名 在 textedit 命令后应带上文件名) 键入上述命令后进入文本编辑框 和 Windows 中常用的文本编辑框很象图 4-1-1textedit 文本编辑框界面 图中的主菜单 File View Edit Find 及各自底下的子菜单和 Windws 中的 文本编辑器差不多 使用方法相似 这里就不多说了 编好程序保存可以进 行后续工作了§4一2Verilog 的模拟仿真命令的选择 在命令行中键入 verilog↙ 会出现关于此命令的一些介绍 如下 -f <filename> read host command arguments from file. -v <filename> specify library file -y <filename> specify library directory -c compile only -s enter interactive mode immediately第 19 页 共 19 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地-k <filename> set key file name -u convert identifiers to upper case -t set full trace -q quiet -d decompile data structure Special behavioral performance options (if licensed): +turbo speed up behavioral simulation. +turbo+2 +turbo with second level optimizations. +turbo+3 +turbo+2 with third level optimizations. +listcounts generate code for maintaining information for $listcounts +no_turbo don't use a VXL-TURBO license. +noxl disable XL acceleration of gates in all modules Special environment invocation options (if licensed): +gui invoke the verilog graphical environment 在上面的参数选择中 简单介绍几个常用的: (1)-c 首先应该保证所编程序的语法正确性 先进行语法的检查 选择参数- c 键入 如下命令 verilog –c *.v↙ 根据 Cadence 的报告 查找错误信息的性质和位置 然后进入文本编辑器进 行修改 再编译 这是个反复的过程 直到没有语法错误为止 (2)-s 进入交互式的环境 人机交互运行和下面的参数联合使用 (3)+gui & verilog 仿真有命令和图形界面两种方式 图形界面友好和 windows 使用很 象 很好掌握 一般都使用图形方式 &”符号是后台操作的意思 不影响 前台工作 如此时你可以在命令行输入其它的命令 其它的命令参数选择比较复杂 这里就不介绍了 故我们这里常用的命令是 verilog –s *.v +gui &↙ (*代表文件名) 进入图形交互界面 $附 命令行输入 !!↙ 是执行上一条命令 命令行输入 !* ↙ (*代表字母) 是执行最近的以*开头的命令 上述附注对命令输入速度提高有所帮助 二 SimVision 图形环境 SimVision 是 Verilog-XL 的图形环境 主要有 SimControl Navigator Signal Flow Browswer Wactch Objects Window SimWave 等窗口第 20 页 共 20 页。
cadence学习笔记1--原理图的创建、查看等系列操作(持续更新)
1、亲手操作教程内容2、OrCAD Capture CIS进行原理图设计3、Cadece PCB Editor 进行PCB布局布线4、光绘文件（Artwork）制作，如何生成Gerber文件OrCAD Capture CIS与OrCAD Capture的区别元件的管理非常方便一、原理图的创建、重命名、删除1、cadence原理图的创建第一种方法：首先先选中原理图文件，然后点击菜单栏上的Design--New Schematic Page输入原理图名称第二种方法：先选中原理图文件，然后右键单击，选择New Page输入原理图名称2、删除原理图文件第一种方法：首先选择你要删除的原理图文件，然后点击菜单栏上的Edit---Delete,点击Delete之后，就会弹出下面的对话框。
点击确定之后，原理图2就删除了。
第二种方法:首先选择你要删除的原理图文件，然后鼠标右键点击Delete，如下图所示弹出如下所示,点击确定，原理图即删除。
3、cadence原理图的重命名第一种方法：选择需要更改原理图文件名的文件，然后点击菜单栏中的Design---Rename在弹出的对话框中，输入名称，点击OK即可。
第二种方法：选择需要更改原理图文件名的文件，然后右键点击Rename弹出对话框，在弹出的对话框中，输入名称，点击OK即可。
二、原理图的放大、缩小方法一: 直接按下快捷---i /o方法二：选择需要放大、缩小的原理图，然后选择菜单栏上的View---Zoom----In 放大Out 缩小方法三：按住键盘上的CTRL键，鼠标上的滑轮，向前滑动，原理图放大；向后滑动，原理图缩小。
如果原理图放的很大，可以移动滚动条进行原理图的上下左右的滚动。
也可以利用快捷键进行滚动条的移动，按住CTRL+PAGEUP，原理图向左移动；按住CTRL+PAGEDOWN，原理图向右移动；按住PAGEUP，原理图向上移动；按住PAGEDOWN，原理图向下移动。
差分对布线_Cadence
Doc Scope : Cadence Allegro 15.x Doc Number : SFTCA06001Author :SOFERCreate Date :2005-5-30Rev :1.00Allegro 15.x差分线布线规则设置文档内容介绍：1.文档背景 (3)2.Differential Pair信号介绍 (3)3.如何在Allegro中定义Differential Pair属性 (4)4.怎样设定Differential Pair在不同层面控制不同线宽与间距 (8)5.怎样设定Differential Pair对与对之间的间距 (11)1.文档背景a)差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，差分线大多为电路中最关键的信号，差分线布线的好坏直接影响到PCB板子信号质量。
b)差分线一般都需要做阻抗控制，特别是要在多层板中做的各层的差分走线阻抗都一样，这个一点要在设计时计算控制，否则仅让PCB板厂进行调整是非常麻烦的事情，很多情况板厂都没有办法调整到所需的阻抗。
c)Allegro版本升级为15.x后，差分线的规则设定与之前版本有很大的改变。
虽然Allegro15.0版本已经发布很长时间了，但是还是有很多人对新版本的差分线规则设置不是很清楚。
2.Differential Pair信号介绍差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？在PCB设计中又如何能保证其良好的性能呢？带着这两个问题，我们进行下一部分的讨论。
何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。
而承载差分信号的那一对走线就称为差分走线。
差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面：a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消。
2-Cadence_Allegro_16.5_PCB操作说明
一、A llegro软件介绍1、启动软件2、软件界面介绍3、工作界面介绍4、命令窗口介绍命令窗口显示所有操作状态以及说明，有时操作无反应，可在命令窗口中查看原因。
也可以在命令窗口输入指令，指令格式（空格做间隔符）如下：定点坐标：x 横坐标纵坐标横向偏移：ix 横向偏移值纵向偏移：iy 纵向偏移值5、Find选择栏介绍Find控制面板用于筛选PCB设计中可选择的元素/对象（Design Object Find Filter）和快速查找元素/对象（Find by Name）。
6、Visibility选择栏介绍控制布线层以及每层中元素/对象的显示。
在设置时可以整体设置，也可以单独设置。
7、Options选择栏介绍这功能是体现Allegro控制操作方便性，用户不用去记忆每个命令的相关参数在哪设置，执行具体命令后Option的相关参数就显示当前命令有关的设置。
二、库路径设置首先将库路径加载进来，导入网表之后，布局时直接调用器件PCB封装进行布局布线。
Setup->User Preferences1、devpath、psmpath对应的库文件在package文件中；2、padpath对应的库文件在pad文件夹中。
三、环境设置1、格点设置：格点的大小确定器件移动每一步的距离。
格点设置小，器件移动更自由。
格点设置大，器件更易自动按格点对齐。
布局阶段，格点可设置大一点，当布局较密集时，格点需设置小点。
Setup->Grids2、页面设置：设置单位制、精度、设计图面的大小、原点坐标Setup->Design Parameters->Design四、导入DXFDXF图中给出了板框图形、板面固定器件的位置、板面禁布区域、板面限高区域，布局之前一定要导入板面DXF图。
File->Import->DXF1、选择DXF所在路径；2、DXF是mm制单位时，此处选择mm，DXF图为mil制，此处选择mil，一般为mm制；3、一般三个选项均选上；4、点一下，再点取消；5、给DXF图在PCB文件中分配所在层a)选中DXF中的所有图层b)设置DXF所在层为BOARDGEOMETRYc)建立新子层d)给新子层取名字，一般为dxf_top、dxf_bot，名字最好能直观。
Cadence-使用参考手册
Cadence 使用参考手册邓海飞微电子学研究所设计室20XX7月目录概述11.1 Cadence概述11.2 ASIC设计流程1第一章Cadence 使用基础52.1 Cadence 软件的环境设置52.2 Cadence软件的启动方法102.3库文件的管理122.4文件格式的转化132.5 怎样使用在线帮助132.6 本手册的组成14第二章Verilog-XL 的介绍153. 1 环境设置153.2 Verilog-XL的启动153.3 Verilog－XL的界面173.4 Verilog-XL的使用示例183.5 Verilog-XL的有关帮助文件19第四章电路图设计与电路模拟214.1 电路图设计工具Composer (21)4.1.1 设置214.1.2 启动224.1.3 用户界面与使用方法224.1.4 使用示例244.1.5 相关在线帮助文档244.2 电路模拟工具Analog Artist (24)4.2.1 设置244.2.2 启动254.2.3 用户界面与使用方法254.2.5 相关在线帮助文档25第五章自动布局布线275.1 Cadence中的自动布局布线流程275.2 用AutoAbgen进行自动布局布线库设计28第六章版图设计与其验证306.1 版图设计大师Virtuoso Layout Editor (30)6.1.1 设置306.1.2 启动306.1.3 用户界面与使用方法316.1.4 使用示例316.1.5 相关在线帮助文档326.2 版图验证工具Dracula (32)6.2.1 Dracula使用介绍326.2.2 相关在线帮助文档33第七章skill语言程序设计347.1 skill语言概述347.2 skill语言的基本语法347.3 Skill语言的编程环境347.4面向工具的skill语言编程35附录1 技术文件与显示文件示例60附录2 Verilog-XL实例文件721．Test_memory.v (72)2．SRAM256X8.v (73)3．ram_sy1s_8052 (79)4．TSMC库文件84附录3 Dracula 命令文件359概述作为流行的EDA工具之一，Cadence一直以来都受到了广大EDA工程师的青睐。
Cadence 使用手册
Cadence 使用参考手册邓海飞微电子学研究所设计室2000年7月目录概述 (1)1.1 Cadence概述 (1)1.2 ASIC设计流程 (1)第一章Cadence 使用基础 (5)2.1 Cadence 软件的环境设置 (5)2.2 Cadence软件的启动方法 (10)2.3库文件的管理 (12)2.4文件格式的转化 (13)2.5 怎样使用在线帮助 (13)2.6 本手册的组成 (14)第二章Verilog-XL 的介绍 (15)3. 1 环境设置 (15)3.2 Verilog-XL的启动 (15)3.3 Verilog－XL的界面 (17)3.4 Verilog-XL的使用示例 (18)3.5 Verilog-XL的有关帮助文件 (19)第四章电路图设计及电路模拟 (21)4.1 电路图设计工具Composer (21)4.1.1 设置 (21)4.1.2 启动 (22)4.1.3 用户界面及使用方法 (22)4.1.4 使用示例 (24)4.1.5 相关在线帮助文档 (24)4.2 电路模拟工具Analog Artist (24)4.2.1 设置 (24)4.2.2 启动 (25)4.2.3 用户界面及使用方法 (25)4.2.5 相关在线帮助文档 (25)第五章自动布局布线 (27)5.1 Cadence中的自动布局布线流程 (27)5.2 用AutoAbgen进行自动布局布线库设计 (28)第六章版图设计及其验证 (30)6.1 版图设计大师Virtuoso Layout Editor (30)6.1.1 设置 (30)6.1.2 启动 (30)6.1.3 用户界面及使用方法 (31)6.1.4 使用示例 (31)6.1.5 相关在线帮助文档 (32)6.2 版图验证工具Dracula (32)6.2.1 Dracula使用介绍 (32)6.2.2 相关在线帮助文档 (33)第七章skill语言程序设计 (34)7.1 skill语言概述 (34)7.2 skill语言的基本语法 (34)7.3 Skill语言的编程环境 (34)7.4面向工具的skill语言编程 (35)附录1 技术文件及显示文件示例 (60)附录2 Verilog-XL实例文件 (72)1．Test_memory.v (72)2．SRAM256X8.v (73)3．ram_sy1s_8052 (79)4．TSMC库文件 (84)附录3 Dracula 命令文件 (359)概述作为流行的EDA工具之一，Cadence一直以来都受到了广大EDA工程师的青睐。
Cadence技巧
Cadence 使用技巧1 orcad转换为cadence的时候电源网络或者其它NET不显示，仅仅高亮在ORCAD 或者cadence PCB环境中取消no_rat属性即可2 orcad做的元件封装，一定不要重名，特别是GND VCC 可以这样使用GND_1 GND_2等以区别3更改覆铜与布线及、焊盘之间距离方法选择Setup->Constraints->选择Spaceing rule set中Set valuses...按钮Shape To Pin (覆铜到管脚)Shape To Via (覆铜到过孔)Shape To Line (覆铜到走线)Shape To Shape(覆铜到覆铜)依据具体情况更改其值。
然后确定退出对话框。
选择Shape->Polygon在版图上画上所要覆铜的区域。
注意在Option选项卡上选择覆铜所在的层。
Shape Fill选择Dynamic copper。
Assign net name 为覆铜添加网络(例如覆铜选GND网络，则覆铜自动和网络名为GND的焊盘相连)选择Shape->Delete Islands,删除覆铜上的孤岛。
4 spb15.5没有提供元件对齐等功能，可以使用网络上的一个制作cadence PCB 封装的插件来实现5 不画原理图直接给管脚定义网络名的方法1.勾选SETUP->USER PREFERENCES->MISC->LOGIC＿EDIT＿ENABLED2.使用LOGIC〉NET LOGIC6 setup-->user proferences 下面的set pcb_cursor cross 小十字，set pcb _cursor infiniter 这是大十字cadence使用时间不长，虽然画几块板子，和protel 相比有很多不同的地方。
比如在protel PCB中想删除某几个连线，如果全选，就把过孔什么的全选，而在cadence中，是把net text via 等作为不同的属性，任何操作必须制定对象，如移动、删除、查找，必须有确定的类型；使用cadence很不习惯的一点是在连线以及过孔中没有显示网络标号，想知道输入什么还得点击一个显示的操作，而且不能全部显示，而在protel中，过孔以及连线是什么net一目了然。
Cadence布线规则设置检查
Cadence布线规则设置检查（软件版Cadence 16.6）用Cadence布完线的PCB文件检查它的布线规则，可以快速有效地了解布线情况，这里我们应用的是Cadence 16.6版本软件，这里用Allegro PCB Planner 打开drd文件如图3和图4所示，点击Setup选择Constrains，点击第二项Electrical 如图5所示，进入Allegro PCB Planner界面如图6图3图4点击Setup选择Constrains，点击第二项Electrical如图5所示，进入Allegro PCB Planner界面如图6图5图6这里我们主要关心NET选项下边的后两项Differential Pair和Relative Propagation Delay，前一个是差分对布线的规则设置情况，后一个可以查看具体布线的线长和延时信息。
图7这里选择Differential Pair，查看差分对的规则设置，鼠标右键单击PCB文件名（这里是XXH14a2）然后左键单击Analyze如图8，得到图9图8这里我们只看图9中的Static Phase这一栏，这一栏中的Tolerance和Margin 这两项有数据就表示对左边Name栏中差分对信号做了约束。
Tolerance值为允许的差分对两个成员网络的长度差。
图9选择Relative Propagation Delay，查看差分对的规则设置，鼠标右键单击PCB 文件名（这里是XXH14a2）然后左键单击Analyze如图10，得到图11图10图11中length一列对应的数值就是具体信号线布线的长度信息，可以根据之前的布线要求进行核对，主要看同一组数据线布线长度差值是否过大，要求的等长度布线是否符合要求等。
图110000感谢阅读！。
cadence软件使用说明8-3
Cadence 软件使用说明Last updated: 6/19/2015 2:47 PMPage 1 of 17Copyright @2011-2015, 天津铂创奇远电子科技有限公司 版权所有. The material in this document constitutes an unpublished workCadence 软件使用及安装说明WangmengRevision 1.0错误！未找到引用源。
Table Of Contents1 Open Issues (3)1.1 Open Feature Issues (3)1.2 Open Implementation Issues (3)2 引言 (4)2.1 主要学习内容如下： (4)3 各方面学习内容介绍如下 (4)3.1 利用OrCAD Capture CIS进行原理图设计 (4)3.2 cadence软件对PCB的布局布线及焊盘的制作等 (5)3.3 使用Cadence公司的PCB Editor软件来进行印制电路板（PCB）的设计 (7)3.4 Cadence软件Allegro的文件类型描述 (9)4 PCB和原理图之间的联系 (10)5 Cadence Allegro V16.5 安装步骤 (14)5.1 安装注意事项： (14)5.2 个人安装步骤 (15)Copyright @2011-2015, 天津铂创奇远电子科技有限公司版权所有. The material in this document constitutes an unpublished work created in1 Open IssuesList all open issues. Include short description of resolution when closed. This should not be detailed.1.1 Open Feature Issues1)Issue:Resolution:2)Issue:Resolution:3)Issue:Resolution:1.2 Open Implementation Issues1)Issue:Resolution:2)Issue:Resolution:Copyright @2011-2015, 天津铂创奇远电子科技有限公司版权所有. The material in this document constitutes an unpublished work created in2 引言本文主要介绍了强大的PCB软件cadence的一些基本用法，涵盖了PCB原理图的绘制，PCB封装的使用，以及电路板的绘制。
Cadence布局布线技巧
Cadence布局布线技巧Cadence Allegro现在几乎成为高速板设计中实际上的工业标准，最新版本是2011年5月发布的Allegro 16.5。
和它前端产品 Capture 的结合，可完成高速、高密度、多层的复杂 PCB 设计布线工作。
Allegro 有着操作方便、接口友好、功能强大(比如仿真方面，信号完整性仿真、电源完整性仿真都能做。
)、整合性好等诸多优点，在做pcb高速板方面牢牢占据着霸主地位，这个世界上60%的电脑主板40%的手机主板可都是拿Allegro画的，广泛地用于通信领域和PC行业， 它被誉为是高端PCB工具中的流行者。
1、高频信号布线时要注意哪些问题？答：1.信号线的阻抗匹配；2.与其他信号线的空间隔离；3.对于数字高频信号，差分线效果会更好。
2、在布板时，如果线密，孔就可能要多，当然就会影响板子的电气性能，请问怎样提高板子的电气性能？答：对于低频信号，过孔不要紧，高频信号尽量减少过孔。
如果线多可以考虑多层板。
3、是不是板子上加的去耦电容越多越好？答：去耦电容需要在合适的位置加合适的值。
例如，在你的模拟器件的供电端口就进加，并且需要用不同的电容值去滤除不同频率的杂散信号。
4、一个好的板子它的标准是什么？答：布局合理、功率线功率冗余度足够、高频阻抗阻抗、低频走线简洁。
5、通孔和盲孔对信号的差异影响有多大？应用的原则是什么？答：采用盲孔或埋孔是提高多层板密度、减少层数和板面尺寸的有效方法，并大大减少了镀覆通孔的数量。
但相比较而言，通孔在工艺上好实现，成本较低，所以一般设计中都使用通孔。
6、在涉及模拟数字混合系统的时候，有人建议电层分割，地平面采取整片敷铜，也有人建议电地层都分割，不同的地在电源源端点接，但是这样对信号的回流路径就远了，具体应用时应如何选择合适的方法？答：如果你有高频>20MHz 信号线，并且长度和数量都比较多，那么需要至少两层给这个模拟高频信号。
一层信号线，一层大面积地，并且信号线层需要打足够的过孔到地。
使用Cadence布局布线常见问题详解
使用Cadence布局布线常见问题详解1．怎样建立自己的元件库？建立了一个新的project后，画原理图的第一步就是先建立自己所需要的库，所采用的工具就是part developer. 首先在建立一个存放元件库的目录（如mylib），然后用写字板打开cds.lib，定义：Define mylib d:\board\mylib(目录所在路径). 这样就建立了自己的库。
在Concept_HDL的component－>add，点击search stack，可以加入该库。
2．保存时Save view和Save all view 以及选择Change directory 和不选择的区别？建立好一个元件库时，首先要先保存，保存尽量选择save view。
在concept-HDL中，我们用鼠标左键直接点击器件后，便可以对器件的外形尺寸进行修改，这时如果你再进入part developer做一些修改后，如果选择save all view会回到原来的外形尺寸，而选save view 会保留改动后的外形。
3．如何建part库，怎么改变symbol中pin脚的位置？在project manager中tools/part developer可建立，选择库并定义part name，在symbol 中add symbol，package中add package/addpin，依次输入pin：package中：a，Name : pin’s logical name不能重复b，pin : pin的标号，原理图中backannotate后相应的标号c，pin type: pin脚的类型（input，output等，暂可忽略）d，active：pin的触发类型high(高电平)，low（低电平）e，nc：填入空脚的标号f，total：此类型的所有pin脚数g，以下暂略symbol中：a，logical name：对应package中的nameb，type：对应package中的typec，position：pin脚在器件中位置（left , right , top , bottom）d，pintext：pin在器件中显示的name（对应package中的pin，但可重复，比如package中的gnd1和gnd2都可设为gnd）e，active：对应package中的active修改：用part developer打开要修改的器件，*选择edit/restrict changes（若不选择，则器件被保护，修改后存盘无效），一般修改：a，package中相应pin的标号和nameb，pin的active类型c，symbol中各pin脚的顺序（pin脚的顺序在第一次存盘后再次打开会被改变，对于较多pin脚的器件，如232pins，修改较繁琐，故尽力保证的一次的成功率。
Cadence使用技巧
二、 Cadence的使用
③ 浏览所有parts、nets、off-page connectors c. 浏览原理图中所有parts 选择parts，弹出浏览属性对话框，选择默认即可
OK，打开工程中用到的所有元件列表窗口
在该窗口中，双击某一个元件的reference，则可以打开原理图相应页面，同时该元件高 亮显示。如图所示，这样可以方便的定位某一元件
二、 Cadence的使用
⑤ 同一页原理图查看所有某一电气网络 单击某一电气网络，高亮—右键，select all net，则在页面中所有与选中的电气网络相 同的网络显示高亮；这个操作在查看页面中的电气连接关系很有帮助，是查看原理图和 查找测试点很好用的一个操作，操作方法如下：查找同一原理图页面内的所有 SOC_1.2VD网络
点击该按钮（工具栏上的叹号），可以逐个查看所选引脚或元件的资料
二、 Cadence的使用技巧
Allegro 查看PCB ⑤ Allegro查找元件的方法 按F5或然后在 Find 面板，Find by name 下面选 Symbol(or pin) ，接着再下面输入元件名 称，按回车后，屏幕就会高亮这个元件。
二cadence的使用原理图中搜索特定元素查找网络flatnets方法与查找特定元件一样查找对话框输入查找的网络名字二cadence的使用原理图中搜索特定元素查找网络flatnets方法与查找特定元件一样查找对话框输入查找的网络名字列表窗口中列出了那些页面中有该网络双击某一个objectid打开所在原理图页面所有与该网络连接都高亮显示
二、 Cadence的使用
③ 浏览parts、nets、off-page connectors d. 浏览所有nets，方法和浏览所有parts一样
CadenceAllegro教程-17个步骤
CadenceAllegro教程-17个步骤Allegro教程-17个步骤Allegro® 是Cadence 推出的先进 PCB 设计布线工具。
Allegro 提供了良好且交互的工作接口和强大完善的功能，和它前端产品Cadence® OrCAD® Capture 的结合，为当前高速、高密度、多层的复杂 PCB 设计布线提供了最完美解决方案。
Allegro 拥有完善的Constraint 设定，用户只须按要求设定好布线规则，在布线时不违反 DRC 就可以达到布线的设计要求，从而节约了烦琐的人工检查时间，提高了工作效率！更能够定义最小线宽或线长等参数以符合当今高速电路板布线的种种需求。
软件中的 Constraint Manger 提供了简洁明了的接口方便使用者设定和查看 Constraint 宣告。
它与 Capture 的结合让 E.E. 电子工程师在绘制线路图时就能设定好规则数据，并能一起带到Allegro工作环境中，自动在摆零件及布线时依照规则处理及检查，而这些规则数据的经验值均可重复使用在相同性质的电路板设计上。
Allegro 除了上述的功能外，其强大的自动推挤 push 和贴线 hug 走线以及完善的自动修线功能更是给用户提供极大的方便；强大的贴图功能，可以提供多用户同时处理一块复杂板子，从而大大地提高了工作效率。
或是利用选购的切图功能将电路版切分成各个区块，让每个区块各有专职的人同时进行设计，达到同份图多人同时设计并能缩短时程的目的。
用户在布线时做过更名、联机互换以及修改逻辑后，可以非常方便地回编到Capture 线路图中，线路图修改后也可以非常方便地更新到Allegro 中；用户还可以在 Capture 与 Allegro 之间对对象的互相点选及修改。
对于业界所重视的铜箔的绘制和修改功能，Allegro 提供了简单方便的内层分割功能，以及能够对正负片内层的检阅。
Cadence基本操作、快捷键、基础知识
一、基本操作（一）电路图绘制1、登陆到UNIX系统。
在登陆界面，输入用户名***和密码***** 。
2、Cadence的启动。
登录进去之后，点击Terminal出现窗口，输入icfb命令，启动Cadence软件。
3、根据设计指标及电路结构，估算电路参数。
4、利用Candence原理图的输入。
（1）Composer的启动。
在CIW窗口新建一个单元的Schematic视图。
（2）添加器件。
在comparator schematic窗口点击Add-Instance或者直接点i,就可以选择所需的器件。
（3）添加连线。
执行Add-Wire，将需要连接的部分用线连接起来。
（4）添加管脚。
执行Add-Pin和直接点p，弹出添加管脚界面。
（5）添加线名。
为设计中某些连线添加有意义的名称有助于在波形显示窗口中显出该条线的信号名称，也可以帮助检查电路错误。
点击Add-Wire Name，弹出新窗口，为输入输出线添加名称。
为四端的MOS器件的衬底添加名称vdd！或gnd！，其中！表示全局变量。
（6）添加电源信号,根据不同的仿真电路设置不同的电源参数。
（7）保存并检查。
点击schematic窗口上的Check and Save按钮，察看是否有警告或者错误。
如果有，察看CIW窗口的提示。
4、利用Candence原理图的输入。
（二）电路图仿真（1）启动模拟仿真环境。
在comparator schematic窗口，选择Tools-Analog Environment，弹出模拟仿真环境界面。
（2）设置模型库。
（3）设置分析类型。
在仿真窗口，点击Choose Analyses按钮，弹出Choose Analyses窗口，该窗口中列出了各种仿真类型，依次进行各种仿真，如ac、dc、tran，进行交流仿真、直流仿真、瞬态仿真。
（4）设置波形显示工具。
Cadence中有两种波形显示工具：AWD和wavescane，在仿真窗口选择Session-assign，在弹出的窗口中可以选择波形显示工具为AWD或wavescane。
Cadence布线情形查看
Cadence布线情形查看（软件版Cadence 16.6）某一层布线情形查看如图12所示咱们打开brd文件后，右下角有一个Visibility对话框，咱们关掉不关切层的右边的对号，只保留咱们想要查看的层的对号，这时显示的确实是咱们要看的层的布线情形，转动鼠标中间滚轮能够放大和缩小鼠标所在位置的布线情形，按键盘上下左右按键，能够对别离向相应位置移动电路板，具体细节不做过量说明。
图12某一器件查找查看某一具体芯片布线情形时咱们要对某一器件的具体位置进行锁定，点击工具栏中Show Element如图13，然后关闭Find对话框中咱们不关切的部份只保留Comps项，下边Find By Name当选择Comp(or Pin),下边空白框中输入要查找的器件名称（那个地址输入U1）如图14所示，然后回车或点击more就能够找到器件U1如图15所示。
图13图14图15CAD几何结构显示与关闭在查对PCB布线情形的时候很多时候要查看布线情形是不是符合咱们以前画的CAD文档物理尺寸结构，在option对话框中，Active Class and Subclass下拉菜单中咱们选择Board Geometry选项，Board Geometry下边的下拉菜单项选择择之前的CAD文件（咱们那个地址是0617），左侧框中的颜色若是和CAD文件颜色相同那么显示CAD几何结构，若是左侧方框为黑色那么不显示CAD几何结构。
图16确实是显示物理结构的情形。
图16器件标号显示与关闭Active Class and Subclass下拉菜单中咱们选择Ref Des选项，Ref Des选项下边的下拉菜单项选择择Silk screen_TOP，左侧方框中为黑色或白色表示器件标号显示或不显示。
图17确实是显示器件标号的情形。
图17。
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Cadence布线情况查看
（软件版Cadence 16.6）
某一层布线情况查看
如图12所示我们打开brd文件后，右下角有一个Visibility对话框，我们关掉不关心层的右侧的对号，只保留我们想要查看的层的对号，这时显示的就是我们要看的层的布线情况，转动鼠标中间滚轮可以放大和缩小鼠标所在位置的布线情况，按键盘上下左右按键，可以对分别向相应位置移动电路板，具体细节不做过多说明。
图12
某一器件查找
查看某一具体芯片布线情况时我们要对某一器件的具体位置进行锁定，点击工具栏中Show Element如图13，然后关闭Find对话框中我们不关心的部分只保留Comps项，下边Find By Name中选择Comp(or Pin),下边空白框中输入要查找的器件名称（这里输入U1）如图14所示，然后回车或者点击more就能找到器件U1如图15所示。
图13
图14
图15
CAD几何结构显示与关闭
在核对PCB布线情况的时候很多时候要查看布线情况是否符合咱们以前画的CAD文档物理尺寸结构，在option对话框中，Active Class and Subclass下拉菜单中我们选择Board Geometry选项，Board Geometry下边的下拉菜单选择之前的CAD文件（咱们这里是0617），左边框中的颜色如果和CAD文件颜色相同则显示CAD几何结构，如果左边方框为黑色则不显示CAD几何结构。
图16就
是显示物理结构的情况。
图16
器件标号显示与关闭
Active Class and Subclass下拉菜单中我们选择Ref Des选项，Ref Des选项下边的下拉菜单选择Silk screen_TOP，左边方框中为黑色或白色表示器件标号显
示或者不显示。
图17就是显示器件标号的情况。
图17。