集成电路考点总结

填空
1、 集成电路的加工过程主要是三种基本操作： 形成某种材料的薄膜；在薄膜材料上形成所需要的图形；通过掺杂改变材料的电阻率或杂质类型。

2、 晶体管有源区、沟道区、漏区统称为 有源区，有源区以外的统称 场区。

3、 当MOS 晶体管加有衬底偏压时，其阈值电压将发生变化，衬底偏压对阈值电压的影响叫 衬偏效应（或体效应）。

P91
4、 MOS 存储器分为随机存储器（RAM ）只读存储器（ROM ）。

MOS 管的RAM 存储器分为动态随机存储器（DRAM ），静态随机存储器（SRAM ）。

5、 MOS 晶体管分为 n 沟道MOS 晶体管、 p 沟道MOS 晶体管 两类。

6、 富NMOS 电路与 富NMOS 电路 不能直接级联，但可采取 富NMOS 与富PMOS 交替级联的方式（多米诺电路）。

7、 CMOS 集成电路是利用 NMOS 和PMOS 互补性 改善电路性能的集成电路。

在 P 型衬底 上用n 阱工艺制作CMOS 集成电路。

8、 等比例缩小理论包含 恒定电场等比例缩小理论（CE ）、恒定电压等比例缩小理论（CV ）、准恒定电场等比例缩小理论（QCE ）。

名词解释
1、 短沟道效应：MOS 晶体管沟道越短，源漏区PN 结耗尽层电荷在总的沟道耗尽层电荷中占的比例越大，使实际由栅压控制的耗尽层电荷减少，造成阈值电压随沟道长度减小而下降。

2、 多米诺CMOS 电路：为避免预充---求值动态电路在预充期间的不真实输出影响下一级电路的逻辑操作，富NMOS 与富NMOS 电路不能直接级联，而是采用富NMOS 与富PMOS 交替级联的方式，或用静态反相器器隔离。

3、 MOS 晶体管阈值电压：沟道区源端半导体表面达到强反型所需要的栅压，假定源和衬底共同接地（对NMOS ）。

4、 亚阈值电流：在理想的电流---电压特性中，当GS T V V 时，D I =0，而实际情况是当GS T V <V 时，MOS 晶体管表面处于弱反型状态，此时D I 很小但不为零，此电流称为亚阈值电流。

5、 瞬态特性：当加在MOS 晶体管各端点的电压随时间变化时，会引起MOS 晶体管内部电荷相应变化，从而表现出电容特性。

6、 传输门阵列逻辑：用传输门串、并联可以构成一个比较规则的电路形式，这种电路形式叫传输门阵列。

7、 集成电路的设计方法：基于PLD （可编程逻辑器件）的设计方法，半定制设计方法，定制设计方法。

7.1、半定制版图设计：是基于母片的设计，已完成大部分的工艺加工步骤，设计者只
需在母片的基础上根据设计要求进行定制即可。

例如基于门阵列的半定制设计
（分为基于有布线通道的门阵列和基于无布线通道的门阵列（门海））。

7.2、定制设计方法：分为全定制设计方法，和基于单元的定制设计方法。

7.3、全定制设计方法：全定制版图设计就是由版图设计师绘制每一个MOS管、每一
条互连线的图形并使它符合版图设计规则要求的一种设计方法。

7.4、基于单元的定制设计方法：整个芯片的设计是基于已预先设计好的电路模块(称
之为单元)，设计者只需要利用这些电路单元完成后续设计和验证即可。

8、（补充）ESD保护：静电释放是MOS集成电路设计中必须考虑的一个可靠性问题，
静电释放对CMOS集成电路的损伤不仅会引起MOS器件栅击穿，还可能诱发电路内部的闩锁效应，防止ESD应力损伤的方法是在芯片的输入、输出端增加ESD保护电路。

作用是：一：提供ESD电流释放通路。

二：电压钳位，防止过大的电压加在MOS器件上。

逻辑表达式画电路图
1、二输入与非门：
2、二输入或非门：
问答题
1、 简述CMOS 逻辑电路功耗，并简述含义
1.1、 动态功耗Pd ：是电路在开关过程中对输出节点的负载电容充放电所消耗的功耗，
也叫开关功耗。

1.2、 短路功耗Psc ：在输入信号上升或下降过程中，在TN in DD TP V V V +V <<范围内
将使NMOS 管PMOS 管都导通，出现从电源到地的直流导通电流，引起开关过程中的附加的短路功耗。

1.3、 静态功耗Ps ：理想情况下，CMOS 逻辑电路静态功耗为零，但由于泄漏电流的存
在，使实际CMOS 电路静态功耗不为零，泄漏电流导致静态功耗的出现。

2、 画图并解释N 阱CMOS 闩锁效应
N 阱CMOS 剖面图
寄生双极晶体管的等效电路 发生闩锁效应后的I-V 特性
由于N 阱CMOS 结构中的横向寄生NPN 晶体管和纵向寄生PNP 晶体管形成正反馈电路结构，在特定的外部条件下，将发生N 阱CMOS 电路电源和地线之间的低电阻状态，即发生闩锁效应。

（或者写书P27上的）
3、 说明CMOS 反相器输入上升时间、下降时间定义
3.1、 上升时间（tr ）：输出从0.1DD V 上升到0.9DD V 所需要的时间。

3.2、 下降时间（tf ）：输出从0.9DD V 下降到0.1DD V 所需要的时间。

4、 简述CMOS 逻辑电路传输延迟时间定义、
4.1、 输入延迟时间：从输入信号上升边的50%到输出信号下降边的50%所经历的延
迟时间。

4.2、 输出延迟时间：从输入信号下降边的50%到输出信号上升边的50%所经历的延
迟时间。

5、 体效应（衬偏效应）如何影响逻辑晶体管阈值电压
5.1 在电路工作时，加较大负BS V ，使源区---沟道---漏区相对衬底之间的PN 结反偏，从
而使耗尽层电荷增加，因而表面达到强反型所需要的栅电压也增大，也就是使阈值电压增大。

（P91）
5.2 相反，器件截止时，加小的正向衬底偏压，使阈值电压减小。

6、 CMOS 反相器最大噪声容限（NL V 输入低电平噪声容限；NH V 输入高电平噪声容限）
6.1、由极限输出电平定义的噪声容限（p219）
NL off off
NH DD on V =V -0=V V =V -V
6.2、由单位增益点定义的噪声容限
NL C1C1
NH DD C2V =V -0=V V =V -V
6.3、由反相器逻辑阈值定义的最大噪声容限
NLM it it
NHM DD it
V =V -0=V V =V -V 如果当CMOS 反相器采用对称设计时，
it DD
1V =V 2 NLM NHM DD 1V =V =V 2
（主要在p219—p221）
其他
1、 CMOS 版图设计规则：为了保证制作的集成电路合格并保证一定的成品率，不仅要严格
控制各种工艺参数，而且要有设计正确合理的版图，在设计版图时必须严格遵守的某些限制，称为版图设计规则。

2、 试说明MOS 晶体管的亚阈值电流。

答: 在F S F 2Φ≤Φ≤Φ范围内，MOS 晶体管处于表面弱反型状态，这个区域叫做亚阈值区。

由于亚阈值区沟道中存在反型载流子，因而电流不为零。

3、 可恢复逻辑电路：
当输入逻辑电平偏离理想电平时，能使偏离理想电平的信号经过几级电路逐渐收敛到理想工作点，最终达到合格的逻辑电平的电路。

4、 为什么说CMOS 反相器是可恢复逻辑电路：
CMOS 反相器具有可恢复逻辑性是因为CMOS 反相器的电压传输特性曲线共有这样的特点:在稳定的输出高电平或输出低电平区，电路的增益很小，而在逻辑状态转变区电路的增益很大。

5、 如图
还应考虑到串联支路的中间节点电容的影
响.(p241)
中间节点电容来源于串联MOS 管之间的源、漏
区电容。

对于下拉(N)串联支路，为了避免中间节点
电容对下降时间的影响，应使晚来的信号接到最靠
近输出节点的MOS 管上。

这样先来的信号使下面(靠
近Gnd )的MOS 管导通，先对中间节点放电。

这样
有利于提高电路的响应速度。

6、 画出实现逻辑功能的电路(动态特性)书上P264
7、 电荷分享(书上p266)
8、 预充求值电路
9、 CMOS 传输门（CPL/DPL ）看书
10、 电路最高工作频率1f=2max tr,tf （）（书上p228） 11、 传输延迟时间（书上p225） 电路的平均传输延迟时间：pHL pLH
p t +t t =2、
如果测出环形振荡器的工作频率为f ，则每级CMOS 反相器的延迟时间为：p 1t =2nf
其中n 是反相器的级数，其为奇数时才会发生振荡。

补充：
1、 自对准工艺：
利用多晶硅耐高温、可做离子注入掩蔽物的特性，先制作多晶硅栅，然后以多晶硅栅极做掩蔽物进行离子注入，在栅极两侧形成源、漏区，实现栅--源--漏自对准工艺。

2、 温伯格布线策略：
在全定制版图设计方法中，输入和输出信号与电源线/地线平行，与构成MOS 管的扩散区垂直的一种布线策略。

3、 尤拉路径：
在路径图中，能达到图中所有节点并且每条边都只访问一次的路径，称为尤拉路径。

4、 小尺寸MOS 晶体管的五个二级效应：
短沟道效应，饱和区沟道长度调制特性，窄沟道效应，迁移率退化和速度饱和效应，热电子效应。

5、 请简述集成电路设计过程中的六个抽象级别和每个级别的表现形式：
1. 系统级，自然语言描述。

2. 行为级，可执行程序。

3.
RTL 级，时序状态机。

4. 逻辑级，逻辑门。

5. 电路级，晶体管。

6.
版图级，多边形。

6、 CMOS 反相器直流电压传输特性：
（1）0in TN V V ≤≤
NMOS 管截止区，PMOS 管线性区。

（2）TN in out TP V V V V <<+
NMOS 管饱和区，PMOS 管线性区。

（3）out TP in out TN V V V V V +≤≤+
NMOS 管饱和区，PMOS 管饱和区。

（4）out TN in DD TP V V V V V +<<+
NMOS 管线性区，PMOS 管饱和区。

（5）DD TP in DD V V V V +≤≤
NMOS 管线性区，PMOS 管截止区。