乘法器实验报告
模拟乘法器实验报告
模拟乘法器实验报告模拟乘法器实验报告引言：模拟乘法器是电子电路领域中非常重要的一种电路设计，它能够实现数字信号的乘法运算。
在本次实验中，我们将学习并实现一种基于模拟电路的乘法器设计，并对其性能进行评估。
一、实验目的本次实验的主要目的是通过设计和实现模拟乘法器电路，加深对模拟电路设计原理的理解，并通过实际测量和分析，评估乘法器的性能。
二、实验原理模拟乘法器是通过电压的乘法运算来实现的。
在本次实验中，我们采用了一种基于差分放大器和电流镜电路的乘法器设计。
其基本原理是利用差分放大器的非线性特性，将输入信号进行放大和非线性变换，从而实现乘法运算。
三、实验步骤1. 设计乘法器电路的基本框架，包括差分放大器、电流镜等电路元件的选择和连接。
2. 根据设计要求，选择适当的电阻和电容值，并进行电路元件的布局和连线。
3. 使用示波器和信号发生器，分别输入模拟的乘数和被乘数信号，并观察输出信号。
4. 调整输入信号的幅值和频率，记录输出信号的变化情况，并进行分析和比较。
5. 对乘法器电路进行性能评估，包括增益、非线性失真、带宽等方面的指标。
四、实验结果与分析通过实验测量和分析，我们得到了乘法器电路的性能数据。
首先，我们观察到输出信号的幅值与输入信号的幅值成正比关系，表明乘法器电路的放大倍数与输入信号的幅值相关。
其次，我们发现输出信号的频率与输入信号的频率一致，说明乘法器电路能够正确地传递输入信号的频率特性。
此外，我们还对乘法器电路的非线性失真进行了评估，发现在输入信号较大的情况下，输出信号存在一定的非线性畸变，这可能是由于差分放大器的非线性特性引起的。
五、实验总结通过本次实验，我们深入学习了模拟乘法器的原理和设计方法，并通过实际测量和分析，对乘法器的性能进行了评估。
实验结果表明，所设计的乘法器电路能够较好地实现乘法运算，并具有一定的线性范围。
然而，在实际应用中，我们还需要考虑乘法器电路的稳定性、功耗等因素，并进一步优化电路设计，以满足不同应用场景的需求。
计算机组成原理实验_乘法器
数学与计算机学院计算机组成原理实验报告年级08信计学号2008431066 姓名刘泽隶实验地点主楼528 指导教师陈昊实验项目运算器部件实验乘法器实验日期2010-11-10一、实验目的理解并掌握乘法器的原理。
二、实验原理(1)从右到左用乘数的每一位乘以被乘数，每一次乘得的中间结果比上一次的结果往左移一位。
(2)积的位数比被乘数和乘数的位数要多得多。
如果忽略符号位，n位的被乘数和m位的乘数相乘的结果的位数有(m+n)位。
每一位的乘法:(1)如果乘数位是1，则简单的复制被乘数到合适的位置（1*被乘数）；(2)如果乘数位是0，则在合适的位置置0。
三、实验步骤(1) 打开QuartusⅡ，参照3.4节，安装ByteBlasterⅡ。
(2) 将子板上的JTAG端口和PC机的并行口用下载电缆连接。
打开实验台电源。
(3) 执行Tool->Progmmer命令，将Hamming.sof下载到FPGA中。
SOF（SRAMobject file）类型的文件是一种课下载到FPGA中的目标文件。
注意在执行Programmer命令中，英在program/configure下的方框中打钩，然后下载。
(4) 在实验台上通过模式开关选择FPGA-CPU独立调试模式010。
(5)将开关CLKSEL拨到0，将短路子DZ3短接且短路子DZ4断开，使FPGA-CPU所需要的时钟使用正单脉冲时钟。
四、实验现象本实验实现4位数的Booth乘法（有符号数乘法）输入输出规则对应如下：(1)输入的4位被乘数md3~md0对应开关SD11~SD8。
(2)输入的4位乘数mr3~mr0对应开关SD3~SD0。
(3)按单脉冲按钮，输入脉冲，也即节拍。
(4)乘积productp8-p0，对应灯A8-A0。
(5)当计算结束时，final信号为1，对应灯A7。
如表所示的booth算法运算过程，4位乘法一共需要0-8共9个小步骤计算出结果，本实验也是通过9个小步骤实现的，通过按单脉冲按钮输入脉冲，观察积寄存器的变化，掌握booth乘法器的原理。
原码一位乘法器设计实验报告
原码一位乘法器设计实验报告一位乘法器设计实验报告本次实验的目的是设计一个1位乘法器，使用VHDL语言在FPGA平台上进行编程，以模拟数字系统中常用的数字乘法操作。
（1）实验介绍本次实验采用FPGA对1位乘法器进行设计，通过综合语言VHDL对1位乘法器进行编程，实现乘法操作，考核我们所学习到的技能，及其在数字电路中的运用。
（2）原理1位乘法器（One-bit Multiplier）主要包括一个数据输入端A，输入一位A；B输入端，输入一位B；两个控制端，乘法指令和正负指令；产生和端为Cout，乘法结果输出端为Dout。
1位乘法器的功能是：如果A、B都为0时，整个乘法器保持空闲，如果A>0或者 B>0，就会开始乘法运算，Cout为A与B的AND运算结果，Dout=A*B，即当B=1时，Dout=A；当B=0时，Dout=0。
（3）实验流程（1）设计多位乘法器的功能模块，完成模块之间的接口描述；（2）设计1位乘法器的VHDL代码，其中包括输入、输出、控制部分；（3）利用Xilinx ISE 14.6完成编译，查看综合错误情况；（4）绘制电路图，添加模块；（5）进行仿真测试，将模块内各部分功能输入实际值，验证运算正确性；（6）在DE2开发板上运行代码，上传新的程序，查看实际运行情况，确认乘法器可以正确工作；（7）验证结果，完成整个乘法器的设计。
（4）实验结果本次实验通过编写VHDL语言，绘制电路图，仿真测试，烧写程序等步骤，设计出一位乘法器，实现了正确乘法运算功能，实验结果如下图所示：此外，实验中使用的FPGA开发板的硬件设计采用Cyclone ll，有良好的性能和可编程性，在编程和复杂数字电路处理领域有很强的优势。
（5）总结本次实验通过实验，熟悉了1位乘法器的结构及其工作原理，掌握综合语言VHDL和FPGA编程技术，掌握了数字电路设计。
最后，本次实验完成了乘法器的设计，检验结果满足预期，获得有意义的实验教训，实现了实验目标。
相乘器实验报告
一、实验目的1. 理解相乘器的基本原理和工作方式。
2. 掌握相乘器的构造方法和测试方法。
3. 分析相乘器的性能指标，如精度、速度和功耗。
4. 培养动手能力和实验操作技能。
二、实验原理相乘器是一种实现两个数相乘的电子电路。
根据乘法运算的原理，可以将乘法分解为一系列加法和移位操作。
相乘器通常采用补码形式进行运算，以保证运算的符号位正确。
三、实验器材1. 74LS181 4位并行乘法器2. 74LS86 4位全加器3. 74LS123 4位同步移位寄存器4. 74LS00 2输入与非门5. 74LS02 2输入或非门6. 74LS20 4位D触发器7. 74LS244 8位三态缓冲器8. 74LS08 2输入与门9. 74LS139 2-4线译码器10. 74LS74 4位D触发器11. 74LS32 4位优先编码器12. 74LS175 8位锁存器13. 74LS04 6反相器14. 74LS573 8位三态锁存器15. 74LS112 4位双向移位寄存器16. 电源17. 测试仪18. 负载电阻19. 接线板四、实验步骤1. 根据实验原理图，搭建相乘器电路。
2. 检查电路连接是否正确，确保电路无短路和开路现象。
3. 在测试仪上设置测试数据，如A=3，B=5。
4. 逐个检查相乘器的各个模块，观察输出结果。
5. 记录相乘器的输出结果，与测试仪显示结果进行对比。
6. 逐步改变输入数据，观察相乘器的性能表现。
7. 分析相乘器的精度、速度和功耗等性能指标。
五、实验结果与分析1. 实验结果（1）当A=3，B=5时，相乘器输出结果为15。
（2）改变输入数据，观察相乘器的输出结果，结果符合预期。
2. 分析（1）相乘器的精度：在实验过程中，相乘器的输出结果与测试仪显示结果基本一致，说明相乘器的精度较高。
（2）相乘器的速度：相乘器的运算速度较快，可以满足实际应用需求。
（3）相乘器的功耗：相乘器的功耗相对较低，有利于降低系统功耗。
实验三_乘、除法运算器实验报告
实验三乘、除法运算器实验报告姓名：阿迪兰13053004马光明13052046 班级：计算机2班实验三乘、除法运算器实验报告一、实验目的1、掌握移位加算法设计乘法运算单元的基本思想2、掌握阵列算法乘法运算单元的设计方法3、掌握基于状态机的乘法运算单元的设计方法4、掌握基于宏模块的乘除法运算器的设计方法二、实验任务1、完成一个基于阵列的4位无符号乘法运算器的设计；实现代码为：module c01(x, y, out);input [7:0]x, y;output [15:0]out;genvar i, j, k, l;wire [8:0]tmp_sun[7:0], tmp_out[7:0];wire [8:0]tmp_x;assign tmp_x = {1'b0,x};assign out[0] = tmp_x[0] & y[0];generateassign tmp_out[0][0] = 1'b0;for(i=0;i<8;i=i+1)begin:add_bttop_m tm (tmp_x[i+1], y[0], tmp_x[i], y[1], tmp_out[0][i],tmp_sun[0][i], tmp_out[0][i+1]);endassign out[1] = tmp_sun[0][0];assign tmp_sun[0][8] = tmp_out[0][8];for(j=2;j<8;j=j+1)begin:ftffor(k=0;k<8;k=k+1)begin:add_bbbtm_m bm (tmp_sun[j-2][k+1], tmp_x[k], y[j], tmp_out[j-1][k], tmp_sun[j-1][k], tmp_out[j-1][k+1]);endassign out[j] = tmp_sun[j-1][0]assign tmp_sun[j-1][8] = tmp_out[j-1][8];Endfor(l=8;l<16;l=l+1)begin:add_oassign out[l] = tmp_sun[6][8];endendgenerateendmodulemodule top_m(m0, q0, m1, q1, cin, sun, cout);input m0, m1, q0, q1;input cin;output sun, cout;wire x, y;assign x = m0 & q0;assign y = m1 & q1;full_add fa (x, y, cin, sun, cout);endmodulemodule btm_m(sunin, m, q, cin, sun, cout); input sunin, m, q, cin;output sun, cout;wire y;assign y = m & q;full_add fa (sunin, y, cin, sun, cout); endmodulemodule full_add(x, y, cin, sun, cout);input x, y, cin;output reg sun, cout;always@(x, y, cin)beginsun <= x^y^cin;cout <= x&y | x&cin | y&cin;endendmodule2、完成一个基于移位加原理，用状态机实现的4位无符号乘法运算器的设计；实现代码为：module c02input[1:0] x;input[1:0] y;output[3:0] p;wire [3:0] temp;assign temp = {x , y};always @(temp)case temp4'b 0101:p =4'b 0001;4'b 0110: p = 4'b 0010;4'b 0111: p = 4'b 0011;4'b 1001: p = 4'b 0010;4'b 1010: p = 4'b 0100;4'b 1011: p = 4'b 0110;4'b 1101:p = 4'b 0011;4'b 1110: p = 4'b 0110;4'b 1111: p = 4'b 1001;default: p = 4'b 0000;endcase;endmodule;。
五位阵列乘法器logisim实验报告
五位阵列乘法器logisim实验报告引言：在数字电路设计中，乘法器是一种非常重要的电路。
为了实现高效的乘法运算，我们常常需要使用乘法器进行乘法操作。
本实验旨在使用五位阵列乘法器logisim进行乘法器的设计与实现。
设计与实现：本次实验中，我们使用logisim软件进行五位阵列乘法器的设计与实现。
首先，我们需要搭建一个五位的输入端，来输入待相乘的两个数。
然后，我们需要将输入的两个数分别与五个乘法器相连，以实现乘法运算。
每个乘法器都会将两个输入相乘得到一个结果，并输出给下一级电路。
在乘法器的设计中，我们使用了多个与门和全加器。
与门用于判断两个输入是否都为1，从而判断是否需要进行相乘操作。
全加器用于将两个输入相乘的结果相加，并输出给下一级电路。
通过多级的与门和全加器的连接，我们可以实现五位数的相乘运算。
结果与分析：经过实验，我们成功实现了五位阵列乘法器的设计与实现。
通过输入不同的五位数，我们可以得到相应的乘法结果。
在logisim软件中，我们可以直观地观察到乘法器的运行过程，以及每一级电路的工作情况。
本实验的设计与实现对于理解乘法器的工作原理具有重要的意义。
通过logisim软件的模拟，我们可以更好地理解数字电路的运行过程，并加深对乘法器的认识。
结论：通过本次实验，我们成功地设计与实现了五位阵列乘法器。
通过logisim软件的模拟，我们可以直观地观察乘法器的工作过程，并得到相应的乘法结果。
这对于理解乘法器的工作原理以及数字电路的设计与实现具有重要的意义。
通过本次实验，我们不仅加深了对乘法器的认识，同时也提高了对logisim软件的使用能力。
在未来的学习和工作中，我们可以更加熟练地使用logisim软件进行数字电路的设计与模拟。
参考文献：[1] logisim软件官方网站[2] 数字电路设计与实验教程，XX出版社，20XX年。
实验三 模拟乘法器应用实验报告
实验题目：乘法器调幅（AM、DSB、SSB）、同步检波、混频及倍频实验原理：2TP3（2P3、2Q3）—载波（本振）信号输入端；2Q4—调制信号（或高频已调信号）输入端；2TP4—调制信号（或高频已调信号）输入端测试点；2TP5（2P5）—乘法器同相输出端；2TP5A—乘法器反相输出端；2TP6（2Q6）—2.5MHz带通滤波器输出；2W11—调制信号（或高频已调信号）输入端幅度调节；2W1—乘法器1、4输入端平衡调节；2W2—增益调节。
图3.1 乘法器调幅、混频实验电路图2TP9（2P9）—载波（本振）信号输入端；2TP10（2P10）—高频已调信号输入端；2TP11（2P11）—同步检波输出端；2W5—1、4输入端平衡调节。
图3.2 乘法器同步检波器电路图2TP7（2P7）—信号输入端；2TP8（2P8）—信号输出端；2W3—调节中心频率；2W4—调节输出幅度。
实验内容及步骤：一. 普通波调幅（AM ）1. 电路连接《调幅与调频接收模块》接±12V 电源电压；打开“乘法器调幅 混频”电路的电源开关（电源指示灯点亮）；2TP3接载波信号C u （20KHz ，100mV PP ）；2TP4接调制信号u Ω（1kHz 、300mVpp ）；用示波器同时观测C u 、u Ω和同相输出端（2TP5）。
注：C u 由示波器（Wave Gen ）提供；u Ω由信号源（F20A A 路）提供，并以u Ω所接示波器通道做触发源。
2. 电路调整调节2W11，使2TP4端幅度最大；调节示波器使波形清晰稳定；调节2W1，使2TP5输出信号为AM 已调波AM u （如图3.4）；调节2W2，使AM u 的波峰、波谷无压缩失真（2W1、2W2往往配合调节）。
3. 时域测量记录或存储C u 、u Ω和AM u 的时域波形，按图3.4计算调制度m ：图3.4 AM 波时域波形%100⨯+-=BA BA m4．频域测量①频谱仪射频输入（RF IN）接反相输出端2TP5A。
实验五 四位移位乘法器
实验五四位移位乘法器一、实验目的1. 学会用层次化设计方法进行逻辑设计；2. 设计一个八位乘法器。
二、实验原理1）乘法器工作原理：四位二进制乘法采用移位相加的方法。
即用乘数的各位数码, 从高位开始依次于被乘数相乘, 每相乘一次得到的积称为部分积, 将第一次得到的部分积左移一位并与第二次得到的部分积相加, 将加得的和左移一位再与第三次得到的部分积相加, 再将相加的结果左移一位与第四次得到的部分积相加，……直到所有的部分积都被加过一次。
最后的结果以十进制的形式通过三个数码管进行显示。
2）设计整体思路：主要分两大模块，乘法器模块和主模块。
第一步：乘法器通过一个function实现，该函数输出为八位二进制数的积；第二步：把八位二进制数转化为三位十进制数，分别为个位、十位、百位，由主模块实现。
第三步：依次选通三个数码管，让这三个数码管分别显示第二步中的个、十、百位，由主模块实现。
3)轮换显示工作原理：因为硬件对数码管的显示控制只有8个管口，所以同一时间只能控制一个数码管的显示。
我们利用视觉暂留的原理，采用一个时钟信号（除lhz以外均可）控制是三个数码管的依次轮换选通，可以达到三个数码管同时显示的视觉效果。
我们采用一个2位的二进制数的累加来选通数码管，同时让数码管显示个、时、百位。
三、思路流程图四、实验流程图注意：时钟clk 给1M Hz六、实验心得1、把八位二进制数转化为三位十进制数，分别为个位、十位、百位：result1=out/100; //求出百位 result3=out%10; //求出个位 result2=(out%100)/10; //求出十位 2、个位、十位、百位必须用三个变量来存储，不能用一个三位的变量来存储，因为要存储的是十进制数，而一个三位的变量中的某一位只能是0或者1，无法表示一个十进制数。
3、看了很多同学的代码后发现大家用了模块调用，在这里我没有用调用，用一个FOR 循环，实现了代码简单。
基本运算器实验实验报告
基本运算器实验实验报告一、实验目的本次基本运算器实验的主要目的是深入理解计算机中基本运算的原理和实现方式，通过实际搭建和测试运算器电路，掌握加法、减法、乘法和除法等基本运算的逻辑实现，以及运算过程中的进位、借位和溢出等概念。
同时，通过实验培养我们的动手能力、逻辑思维能力和问题解决能力，为进一步学习计算机组成原理和数字电路等相关课程打下坚实的基础。
二、实验设备与环境1、实验设备数字电路实验箱示波器逻辑分析仪万用表2、实验环境实验室提供稳定的电源和良好的通风条件。
三、实验原理1、加法器半加器：只考虑两个一位二进制数相加，不考虑低位进位的加法电路。
其逻辑表达式为：和＝ A ⊕ B，进位＝ A ∧ B。
全加器：考虑两个一位二进制数相加以及低位进位的加法电路。
其逻辑表达式为：和＝ A ⊕ B ⊕ C_in，进位＝（A ∧ B) ∨（A ∧C_in) ∨（B ∧ C_in)。
多位加法器：通过将多个全加器级联可以实现多位二进制数的加法运算。
2、减法器利用补码原理实现减法运算。
将减数取反加 1 得到其补码，然后与被减数相加，结果即为减法的结果。
3、乘法器移位相加乘法器：通过将被乘数逐位与乘数相乘，并根据乘数对应位的值进行移位相加，得到乘法结果。
4、除法器恢复余数法除法器：通过不断试商、减去除数、恢复余数等操作，逐步得到商和余数。
四、实验内容与步骤1、加法器实验按照实验原理图，在数字电路实验箱上连接全加器电路。
输入不同的两位二进制数 A 和 B 以及低位进位 C_in，观察输出的和 S 和进位 C_out。
使用示波器和逻辑分析仪监测输入和输出信号的波形，验证加法器的功能。
2、减法器实验按照补码原理，设计减法器电路。
输入被减数和减数，观察输出的差和借位标志。
使用万用表测量相关节点的电压，验证减法器的正确性。
3、乘法器实验搭建移位相加乘法器电路。
输入两位二进制被乘数和乘数，观察输出的乘积。
通过逻辑分析仪分析乘法运算过程中的信号变化。
模拟乘法器应用实验实验报告
模拟乘法器应用实验实验报告姓名：王攀学号：04085037实验目的：（1）了解模拟乘法器的工作原理（2）学会利用模拟乘法器完成平衡调制、混频、倍频、同步检波、鉴相及鉴频等功能。
实验仪器：高频信号发生器QF1055A 一台;超高频毫伏表DA22A 一台;频率特性测试仪BT－3C 一台;直流稳压电源HY1711－2 一台;数字示波器TDS210 一台.实验原理：实验电路如图1所示。
该电路可用来实现普通调幅、平衡调制、混频、倍频、同步检波等功能。
图中R L为负载电阻，R B是偏置电阻，R E是负载反馈电阻，R W和R1、R2组成平衡调节电路，调节R W，可使1、4两脚的直流电位差为零，从而满足平衡调幅的需要，若1、4脚直流电位差不为零，则1、4输入包括调制信号和直流分量两部分，此时可实现普通调幅波，电感L1和C1、C2组成BPF以混频输出所需的465KHz 中频信号，同步检波可用前边的限幅器(未给处)和模拟乘法器及低通滤波器（L2 C3 C4）构成。
图1.模拟乘法器应用电路一：振幅调制、混频等实验内容：1.实验前，所有实验先进行计算机仿真，研究载波、调制信号大小及频率变化，直流分量大小对已调信号的影响。
2.用模拟乘法器MC1596实现正弦调幅。
分别加入f x=500KHz，U x=100mV，f y=10KHz，U y=0.2V的信号时调电位器R W工作在不平衡状态时便可产生含载波的正弦调幅信号。
a:保持U x（t）不变，改变U y值：50mV、100mV、150ｍV、200mV、250mV时，观察U o(t)的变化，并作出m～U y(t)关系曲线（*m指以调信号的调幅系数测试时可用公式m=(A-B)/(A+B)）b:保持U y(t)不变，f y由小到大变化时，输出波形又如何变化？3.用模拟乘法器MC1596实现平衡调幅波。
a:调平衡：将乘法器y输入端接地,即U y(t)=0,x输入端加入f x=500KHz,U x=50mV的输入信号,调电位器R W 使U o(t)=0。
乘法器实验报告
实验报告实验题目：乘法器姓名：闫盼蛟学号：2009432017一．实验目的理解并掌握乘法器的原理二．实验原理1.有符号数乘法——Booth乘法器Booth算法是一个更有效的计算有符号数乘法的算法，算法的新颖之处在于减法也可以用于计算乘积。
假定2（10）×6（10），或者说0010B×0110B：Booth发现加法和减法可以得到同样的结果。
Booth算法的关键在于把1分类为开始、中间、结束3种。
如图：1的结束1的中间1的开始当然一串0的时候加法减法都不做。
因此，总结1的分类情况有4种。
如下表：Booth算法是根据乘数的相邻2位来决定操作，第一步根据相邻2为的4中情况来进行加或减操作，第二步仍然是将积寄存器右移。
算法描述如下：（1）根据当前位和其右边的位，做如下操作。
00:0的中间，无任何操作01:1的结束，将被乘数加到积的左半部分10:1的开始，积的左半部分减去被乘数11:1的中间，无任何操作（2）将积寄存器右移一位。
需要注意的是，因为Booth乘法器实有符号数的乘法，因此积寄存器移位的时候，为了保留符号位，进行算术右移，不像前面的算法逻辑右移就可以了。
三．实验代码LIBRARY IEEE;USE IEEE.Std_logic_1164.ALL;ENTITY booth_multiplier ISGENERIC(k : POSITIVE := 3); --input number word length less onePORT( multiplicand : IN BIT_VECTOR(k DOWNTO 0);multiplier : IN BIT_VECTOR(k DOWNTO 0);clock : IN BIT;product : INOUT BIT_VECTOR((2*k + 2) DOWNTO 0);final : OUT BIT);END booth_multiplier;ARCHITECTURE structural OF booth_multiplier ISSIGNAL mdreg : BIT_VECTOR(k DOWNTO 0);SIGNAL adderout : BIT_VECTOR(k DOWNTO 0);SIGNAL carries : BIT_VECTOR(k DOWNTO 0);SIGNAL augend : BIT_VECTOR(k DOWNTO 0);SIGNAL tcbuffout : BIT_VECTOR(k DOWNTO 0);SIGNAL adder_ovfl : BIT;SIGNAL comp : BIT;SIGNAL clr_md : BIT;SIGNAL load_md : BIT;SIGNAL clr_pp : BIT;SIGNAL load_pp : BIT;SIGNAL shift_pp : BIT;SIGNAL boostate : NATURAL RANGE 0 TO 2*(k + 1) :=0;BEGINPROCESS --main clocked process containing all sequential elementsBEGINW AIT UNTIL (clock'EVENT AND clock = '1');--register to hold multiplicand during multiplicationIF clr_md = '1' THENmdreg <= (OTHERS => '0');ELSIF load_md = '1' THENmdreg <= multiplicand;ELSEmdreg <= mdreg;END IF;--register/shifter accumulates partial product valuesIF clr_pp = '1' THENproduct <= (OTHERS => '0');product((k+1) downto 1) <= multiplier;ELSIF load_pp = '1' THENproduct((2*k + 2) DOWNTO (k + 2)) <= adderout; --add to top halfproduct((k+1) DOWNTO 0) <= product((k+1) DOWNTO 0); --refresh bootm halfELSIF shift_pp = '1' THENproduct <= product SRA 1; --shift right with sign extendELSEproduct <= product;END IF;END PROCESS;--adder adds/subtracts partial product to multiplicandaugend <= product((2*k+2) DOWNTO (k+2));addgen : FOR i IN adderout'RANGEGENERATElsadder : IF i = 0 GENERATEadderout(i) <= tcbuffout(i) XOR augend(i) XOR product(1);carries(i) <= (tcbuffout(i) AND augend(i)) OR(tcbuffout(i) AND product(1)) OR(product(1) AND augend(i));END GENERATE;otheradder : IF i /= 0 GENERATEadderout(i) <= tcbuffout(i) XOR augend(i) XOR carries(i-1);carries(i) <= (tcbuffout(i) AND augend(i)) OR(tcbuffout(i) AND carries(i-1)) OR(carries(i-1) AND augend(i));END GENERATE;END GENERA TE;--twos comp overflow bitadder_ovfl <= carries(k-1) XOR carries(k);--true/complement buffer to generate two's comp of mdregtcbuffout <= NOT mdreg WHEN (product(1)='1') ELSE mdreg;--booth multiplier state counterPROCESS BEGINW AIT UNTIL (clock'EVENT AND clock = '1');IF boostate < 2*(k + 1) THENboostate <= boostate + 1;final <='0';ELSEfinal <='1';boostate <= 0;END IF;END PROCESS;--assign control signal values based on statePROCESS(boostate)BEGIN--assign defaults, all registers refreshclr_md <= '0';load_md <= '0';clr_pp <= '0';load_pp <= '0';shift_pp <= '0';--boostate <=0;IF boostate = 0 THENload_md <= '1';clr_pp <= '1';ELSIF boostate MOD 2 = 0 THEN --boostate = 2,4,6,8 ....shift_pp <= '1';ELSE --boostate = 1,3,5,7......IF product(1) = product(0) THENNULL; --refresh ppELSEload_pp <= '1'; --update productEND IF;END IF;END PROCESS;END structural;四．实验步骤（1）打开Quartus Ⅱ。
乘法器实验报告
library ieee;use ieee.std_logic_1164.all;entity multi8 isport(a,b:in std_logic_vector(7 downto 0);y:out std_logic_vector(15 downto 0));end entity multi8;architecture behavioral of multi8 isbeginbehavior:process(a,b) isvariable a_in:std_logic_vector(7 downto 0);variable b_in:std_logic_vector(7 downto 0);variable y_out:std_logic_vector(15 downto 0);variable carry_in,carry:std_logic;begina_in:=a;b_in:=b;y_out:=(others=>'0');for count in 0 to 7 loopcarry:='0';if(b_in(count)='1') thenfor index in 0 to 7 loopcarry_in:=carry;carry:=(y_out(index+count) and a_in(index))or (carry_in and (y_out(index+count) xor a_in(index)));y_out(index+count):=y_out(index+count) xor a_in(index) xor carry_in;end loop;y_out(count+8):=carry;end if;end loop;y<=y_out;end process behavior;end architecture behavioralVHDL语言实现乘法器嵌入式系统实验报告全文3页1063字叙述详尽实验四：乘法器1. 实验前准备（4分）1．继续学习VHDL。
Booth算法_乘法器实验报告
Booth 乘法器实验报告一、实验目的1、理解并掌握乘法器的原理。
2、理解并掌握Booth 算法，及其实现方式。
二、实验原理1、乘法规律假定是十进制数的各位要么为0要么为1，例如1000*1001从上面可以得出乘法的基本规律：（1）从右到左用乘数的每一位乘以被乘数，每一次乘得的中间结果比上一次的结果往左移一位。
（2）积的位数比被乘数和乘数的位数要多得多。
（3）若十进制各位限制为0或1，则乘法变成①若乘数位为1，则简单的复制被乘数到合适的位置； ②若乘数位是0，则在合适的位置置0。
2、有符号数乘法—Booth 乘法器 （1）1的分类Booth 算法的关键在于把1分类为开始、中间、结束3种，如下图Booth 算法1的分类示意图 （2）算法描述以前乘法器的第一步是根据乘数的最低位来决定是否将被乘数加到中间结果积，而Booth 算法则是根据乘数的相邻两位来决定操作，第一步根据相邻2位的4种情况来进行加或减操作，第二步仍然是将积寄存器右移。
算法描述如下： ①根据当前位和其右边的位，作如下操作 00:0的中间，无任何操作；01:1的结束，将被乘数加到积的左半部分；1的结束被乘数 1 0 0 010 乘数 × 1 0 0 110 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0积 1 0 0 1 0 0 0101的中间 1的开始10:1的开始，积的左半部分减去被乘数； 11:1的中间，无任何操作。
②将积寄存器算术右移一位。
对于Booth算法，举例如下：210*-310=-610，或者说是00102*11012=1111 10102。
运算过程见下表。
Booth算法运算过程1 1：10->积=积-被乘数2：积右移一位 0010 1110 1101 01111 0110 12 1：01->积=积+被乘数2：积右移一位 0010 0001 0110 10000 1011 03 1：10->积=积-被乘数2：积右移一位 0010 1110 1011 01111 0101 14 1：11->nop2：积右移一位 0010 1111 0101 11111 1010 1三、实验步骤1、在PC机上完成ISE的安装。
10位乘法器的设计实验报告
10位乘法器的设计实验报告一、实验目的本实验旨在设计一个10位乘法器，通过实验掌握二进制数乘法的基本原理，熟悉硬件描述语言（如Verilog或VHDL）在数字电路设计中的应用，提高数字系统设计的能力。
二、实验原理二进制乘法的基本原理是按照二进制位进行相乘，然后进行累加。
具体来说，对于两个n位的二进制数A和B，它们的乘积可以表示为：A B = Σ(A[i] B[i] 2^(i)) （i从n-1到0）其中，A[i]和B[i]分别表示A和B的第i位，上标表示该位数的权重。
例如，对于8位二进制数，上标范围应为0到7。
为了实现二进制数的乘法，可以使用一位乘法器进行逐位相乘，并将结果累加得到最终的乘积。
因此，设计一个n位乘法器需要n个一位乘法器。
三、实验步骤1. 确定设计目标：本实验设计一个10位乘法器，输入为两个10位二进制数，输出为它们的乘积。
2. 编写Verilog代码：使用Verilog硬件描述语言编写一位乘法器的代码，然后使用同样的方式实现10位乘法器。
3. 仿真验证：使用仿真软件对设计的10位乘法器进行功能验证，确保其正确性。
4. 综合与布局布线：将Verilog代码综合成门级网表，并使用布局布线工具进行布局布线，生成可下载的硬件配置文件。
5. 下载测试：将硬件配置文件下载到FPGA开发板进行实际测试，验证设计的正确性和性能。
四、实验结果与分析通过实验，成功设计了一个10位乘法器，并进行了仿真验证和实际测试。
实验结果表明，设计的10位乘法器能够正确地实现二进制数的乘法运算，并且性能良好。
在仿真过程中，未发现任何语法错误、逻辑错误或时序错误。
在实际测试中，设计的10位乘法器能够快速准确地计算出两个10位二进制数的乘积，满足设计要求。
五、实验总结与建议本实验成功地设计了一个10位乘法器，掌握了二进制数乘法的基本原理和实现方法。
通过实验，熟悉了Verilog硬件描述语言在数字电路设计中的应用，提高了数字系统设计的能力。
最新乘法器实验报告
最新乘法器实验报告实验目的：本实验旨在验证乘法器的工作原理，并通过实际操作加深对数字电路中乘法运算实现的理解。
通过构建和测试不同的乘法器电路，我们将分析其性能和适用场景，以及可能的改进方向。
实验设备和材料：1. FPGA开发板2. 集成电路芯片（包括乘法器芯片）3. 示波器4. 电源5. 连接线和面包板6. 计算机辅助设计（CAD）软件7. 数字逻辑分析仪实验步骤：1. 设计一个基本的乘法器电路图，使用CAD软件进行电路模拟。
2. 根据电路图在FPGA开发板上搭建实际电路。
3. 准备测试向量，包括一系列的二进制数值，用于乘法器的输入。
4. 连接电源，使用示波器观察乘法器的输出结果。
5. 对输出结果进行分析，验证其正确性，并记录在实验报告中。
6. 改变输入值，重复步骤4和5，以测试乘法器对不同输入的处理能力。
7. 使用数字逻辑分析仪进一步分析乘法器的性能，包括运算速度和资源消耗。
8. 根据实验结果，提出可能的改进措施和乘法器的应用前景。
实验结果：在本次实验中，我们成功搭建并测试了一个基本的乘法器电路。
通过对不同输入值的测试，我们发现乘法器能够准确地计算出两个二进制数的乘积。
实验数据显示，乘法器的运算速度和资源消耗符合预期，但在处理大数值乘法时存在一定的局限性。
讨论与改进：实验结果表明，所构建的乘法器在处理小数值乘法时表现良好，但在处理大数值时，由于资源限制和运算速度的约束，性能有所下降。
为了改进这一点，可以考虑使用更高效的算法，如Booth算法或Wallace 树算法，来优化乘法器的设计。
此外，通过优化电路布局和使用更高性能的集成电路，也可以提高乘法器的整体性能。
结论：通过本次实验，我们验证了乘法器的基本原理和工作性能，并通过实际操作加深了对其设计和应用的理解。
未来的研究可以集中在提高乘法器的运算速度和减少资源消耗上，以适应更广泛的应用需求。
乘法器实验报告
乘法器实验报告乘法器实验报告引言：乘法器是计算机中常用的一种算术逻辑单元，用于实现多位数的乘法运算。
在计算机的运算过程中，乘法运算是十分常见的，因此乘法器的设计和性能对计算机的整体性能具有重要影响。
本实验旨在通过设计和实现一个乘法器电路，探究其工作原理和性能。
一、乘法器的原理乘法器是一种复杂的电路，其主要功能是将两个输入数相乘，并输出乘积。
乘法器的实现方式有很多种，其中常用的有布斯乘法器和Wallace树乘法器等。
布斯乘法器是一种逐位相乘并累加的方法，而Wallace树乘法器则采用了并行计算的思想，能够提高计算速度。
二、乘法器的设计与实现本实验中，我们采用了布斯乘法器的设计方法。
首先，我们需要将输入的两个乘数进行分解，将每个乘数分解为若干个位数和权重的乘积。
然后，通过逐位相乘并累加的方法，得到最终的乘积。
乘法器的设计需要考虑到位数的扩展和进位的处理，以确保计算的准确性和稳定性。
三、乘法器的性能评估在设计乘法器的过程中，我们需要考虑到其性能指标，如计算速度和资源占用等。
计算速度是指乘法器完成一次乘法运算所需的时间，而资源占用则是指乘法器所需要的硬件资源数量。
在实验中，我们通过测试乘法器在不同位数和输入数据下的计算速度和资源占用情况，来评估其性能。
四、乘法器的应用领域乘法器在计算机科学和工程领域有着广泛的应用。
在计算机芯片设计中，乘法器是必不可少的组件之一。
乘法器的性能和效率直接影响到计算机的整体性能。
此外，在信号处理、图像处理和通信系统中，乘法器也扮演着重要的角色。
因此，对乘法器的研究和优化具有重要的意义。
结论：通过本次实验，我们了解了乘法器的原理、设计和性能评估方法。
乘法器作为一种常见的算术逻辑单元，对计算机的性能具有重要影响。
在今后的学习和研究中，我们将进一步探索乘法器的优化和应用，以提高计算机的整体性能。
注：本实验报告仅为虚拟写作，实际内容仅供参考，不涉及实际实验操作。
模拟乘法器混频实验报告
模拟乘法器混频实验报告一、引言模拟乘法器混频实验是电子工程领域中一项重要的实验。
通过该实验，我们可以了解模拟乘法器的工作原理以及混频技术的应用。
本实验报告将详细介绍实验的目的、所用仪器设备、实验步骤、实验结果以及分析和讨论。
二、实验目的本实验的目的是通过搭建模拟乘法器混频电路，观察并分析乘法器的工作原理以及混频效果。
具体目标如下：1. 理解模拟乘法器的基本原理；2. 掌握模拟乘法器混频电路的搭建方法；3. 分析乘法器的非线性特性对混频效果的影响；4. 通过实验结果验证理论分析的正确性。
三、仪器设备本实验所用的仪器设备如下：1. 函数信号发生器：用于产生输入信号；2. 模拟乘法器：用于实现模拟乘法运算；3. 混频器：用于实现信号的混频；4. 示波器：用于观测信号的波形和频谱。
四、实验步骤1. 连接仪器设备：将函数信号发生器的输出信号连接到模拟乘法器的一个输入端，将另一个输入端连接到混频器的输出端，再将混频器的输出端连接到示波器的输入端。
2. 设置参数：设置函数信号发生器的输出信号频率和幅值，选择合适的参数。
3. 观察波形：打开示波器，观察模拟乘法器输出端的波形，并记录波形的特点。
4. 分析频谱：通过示波器的频谱分析功能，观察信号的频谱特性，并记录分析结果。
5. 调整参数：根据实验结果，适当调整函数信号发生器的输出频率和混频器的参数，再次观察波形和频谱。
6. 分析和讨论：根据实验结果，分析模拟乘法器的工作原理和混频效果，并进行讨论。
五、实验结果经过实验观察和分析，得到以下结果：1. 模拟乘法器输出波形呈现非线性特性，波形的形状与输入信号频率和幅值有关；2. 混频器能将两个频率不同的信号进行混合，产生新的频率组合，并且频谱特性能够反映出混频效果；3. 调整函数信号发生器的频率和混频器的参数，可以改变输出波形和频谱的特征。
六、分析和讨论通过实验结果的观察和分析，我们可以得出以下结论：1. 模拟乘法器的工作原理是利用非线性特性，将两个输入信号相乘，产生新的输出信号。
乘法器实验报告
乘法器实验报告篇一：计组-4位乘法器实验报告实验4位乘法器实验报告XXX 姓名：课程名称：计算机组成实验时间：XXX 学号：同组学生姓名：无实验地点：指导老师： XXX 专业：计算机科学与技术一、实验目的和要求1. 熟练掌握乘法器的工作原理和逻辑功能二、实验内容和原理实验内容：根据课本上例3-7的原理，来实现4位移位乘法器的设计。
具体要求：1. 乘数和被乘数都是4位2. 生成的乘积是8位的3. 计算中涉及的所有数都是无符号数4.需要设计重置功能5.需要分步计算出结果（4位乘数的运算，需要四步算出结果）实验原理：1. 乘法器原理图2. 本实验的要求：1. 需要设计按钮和相应开关，来增加乘数和被乘数2. 每按一下M13，给一个时钟，数码管的左边两位显示每一步的乘积3. 4步计算出最终结果后，LED灯亮，按RESET重新开始计算三、主要仪器设备1. Spartan-III开发板2. 装有ISE的PC机1套 1台四、操作方法与实验步骤实验步骤：1. 创建新的工程和新的源文件2. 编写verilog代码（top模块、display模块、乘法运算模块、去抖动模块以及UCF引脚）3. 进行编译4. 进行Debug 工作，通过编译。
5.. 生成FPGA代码，下载到实验板上并调试，看是否与实现了预期功能操作方法： TOP:module alu_top(clk, switch, o_seg, o_sel);input wire clk;input wire[4:0] switch;output wire [7:0] o_seg; // 只需七段显示数字，不用小数点 output wire [3:0] o_sel; // 4个数码管的位选wire[15:0] disp_num;reg [15:0] i_r, i_s;wire [15:0] disp_code;wire o_zf; //zero detectorinitialbegini_r i_s endalu M1(i_r, i_s, switch[4:2], o_zf, disp_code);display M3(clk, disp_num, o_seg, o_sel);assign disp_num = switch[0]?disp_code:(switch[1] ? i_s : i_r);endmoduleDISPLAY:module display(clk, disp_num, o_seg, o_sel); input wire clk;input wire [15:0] disp_num; //显示的数据output reg [ 7:0] o_seg; //七段，不需要小数点output reg [ 3:0] o_sel; //4个数码管的位选reg [3:0] code = 4'b0;reg [15:0] count = 15'b0;always @(posedge clk)begincase (count[15:14])2'b00 :begino_sel 2'b01 :begino_sel code 2'b10 :begino_sel 2'b11 :begino_sel code endcasecase (code)4'b0000: o_seg 4'b0011: o_seg 乘法器实验报告)0000000; 4'b1001: o_seg count end endmoduleUCF:Net “clk” loc=”T9”;Net “o_seg[0]” loc=”E14”;Net “o_seg[1]” loc=”G13”; Net “o_seg[2]” loc=”N15”; Net “o_seg[3]” loc=”P15”; Net “o_seg[4]” loc=”R16”; Net “o_seg[5]” loc=”F13”; Net “o_seg[6]” loc=”N16”; Net “o_seg[7]” loc=”P16”; Net “o_sel[0]” loc=”D14”; Net “o_sel[1]” loc=”G14”; Net “o_sel[2]” loc=”F14”; Net “o_sel[3]” loc=”E13”; Net “switch[0]” loc=”M10”; Net “switch[1]” loc=”F3”; Net “switch[2]” loc=”G4”; Net “switch[3]” loc=”E3”; Net “switch[4]” loc=”F4”;2. ALU控制器的实现：? 输入用 2 + 6 = 8 个拨动开关篇二：1496模拟乘法器实验报告实验课程名称：_高频电子线路- 1 -- 2 -- 3 -- 4 -- 5 -篇三：EDA 8位乘法器实验报告南华大学船山学院实验报告（ XX ~XX 学年度第二学期）课程名称实验名称EDA8位乘法器姓名学号专业计算机科学与技术班级 01地点 8-212教师一、实验目的：学习和了解八位乘法的原理和过程二、设计思路：纯组合逻辑构成的乘法器虽然工作速度比较快，但过于占用硬件资源，难以实现宽位乘法器，基于PLD器件外接ROM 九九表的乘法器则无法构成单片系统，也不实用。
阵列乘法器设计实验报告
阵列乘法器设计实验报告
首先，我们对4位数字乘法运算进行了分析。
两个4位数相乘的结果为一个8位数，即最多需要8位的加法器来实现。
因此，我们将阵列乘法器划分为3个模块：乘法单元、加法器单元以及结果输出单元。
乘法单元是阵列乘法器中最核心的部分。
我们采用了一种基于乘法器意义的设计方法，将乘法运算分解为一系列的AND门和全加器。
具体地，我们将两个4位数的每一位相乘得到16个乘积，然后利用8个全加器将这16个乘积进行累加得到结果。
通过使用层层递进的方式，我们可以保证乘法运算的正确性。
加法器单元负责将乘法单元的结果进行累加。
在本实验中，我们使用了一个8位全加器来实现8位数的加法运算。
通过将乘法单元的结果与加法器单元的进位相连，可以保证每一位的进位都被正确地累加到下一位。
结果输出单元将加法器单元的结果进行输出。
由于乘法结果的有效位数是8位，因此我们只需要将加法器单元的前8位进行输出即可。
通过使用Verilog HDL对阵列乘法器进行了仿真和验证。
我们设计了一个测试平台，使用不同的输入进行了对阵列乘法器进行了测试。
实验结果表明，设计的阵列乘法器具有良好的性能和准确的计算结果。
总结来说，本实验设计了一种4位乘法器的阵列乘法器电路，并通过Verilog HDL进行了仿真和验证。
通过设计和测试，我们验证了该电路的正确性和高效性。
阵列乘法器是一种重要的数字逻辑电路，对于实现高速的数字乘法运算具有很高的实用价值。
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计算机组成原理实验报告题目：运算器部件实验：乘法器学院数学与信息学院学科门类工学专业12软件工程学号2012436138姓名王赛赛指导教师王兵运算器部件实验：乘法器一、实验目的掌握乘法器以及booth乘法器的原理二、实验原理首先我们看一下十进制数的乘法。
为了方便起见，我们假定十进制数的各位要么为1要么为0，例如1000×1001：被乘数 1 0 0 010乘数× 1 0 0 1101 0 0 00 0 0 00 0 0 01 0 0 0积 1 0 0 1 0 0 010从上面的步骤我们可以看到，1）从右到左用乘数的每一位乘以被乘数，每一次乘得的中间结果比上一次的结果往左移一位。
2）积的位数比被乘数和乘数的位数要多的多。
事实上，如果我们忽略符号位，n位的被乘数和m 位的乘数相乘的结果的位数有（n+m）位。
因此，乘法必须象加法那样处理溢出问题，如果两个32位的数相乘，积也只有32位的时候，就会出现溢出。
在上面的例子中，我们把十进制数的各位限制为0或1。
因此，每一步的乘法相当简单：1）如果乘数位是1，则简单的复制被乘数到合适的位置（1×被乘数）；2）如果乘数位是0，则在合适的位置置0因为二进制数的各位是0或1，所以与上面情况类似。
既然已经知道了乘法的基本规律，下一步就是设计高度优化的乘法器硬件。
为了让大家更明了乘法器的原理，我们一一列举乘法器的三个版本的改进。
我们先假定被乘数和乘数都是正数。
一个有效的计算有符号数乘法的是Booth算法，算法的新颖之处在于减法也可以用于计算乘积。
假定210×610，或者说00102×01102：0 0 1 0X 0 1 1 0+ 0 0 0 0 移位（乘数位为0）+ 0 0 1 0 相加（乘数位为1）+ 0 0 1 0 相加（乘数位为1）+ 0 0 0 0 移位（乘数位为0）0 0 0 0 1 1 0 0Booth发现加法和减法可以得到同样的结果。
例如，610＝－210＋810或者01102＝－00102 + 10002因为在当时移位比加法快得多，所以Booth发现了这个算法。
Booth算法的关键在于把1分类为开始、中间、结束三种。
当然一串0的时候加法减法都不做。
因此，总结1的分类情况有4种如表2.4所示：表2.4 1的分类当前位当前位右边的位分类1 0 1的开始1 1 1的中间0 1 1的结束0 0 0的中间以前乘法器的第一步是根据乘数的最低位来决定是否将被乘数加到中间结果积，而Booth算法则是根据乘数的相邻2位来决定操作，第一步根据相邻2位的4种情况来进行加或减操作，第二步仍然是将积寄存器右移。
算法描述如下：1）根据当前位和其右边的位，做如下操作：00：0的中间，无任何操作；01：1的结束，将被乘数加到积的左半部分；10：1的开始，积的左半部分减去被乘数；11：1的中间，无任何操作。
2）像前面所讲的算法，将积寄存器右移1位。
需要注意的是，因为Booth乘法器是有符号数的乘法，因此积寄存器移位的时候，为了保留符号位，进行算术右移，不像前面的算法逻辑右移就可以了。
对于Booth算法，举例如下，210×－310＝－610，或者说是00102×11012＝1111 10102。
表2.5 Booth乘法器举例重复步骤被乘数（md）积（p）0 初始值0010 0000 1101 01 1：10→积＝积－被乘数0010 1110 1101 02：积右移1位0010 1111 0110 12 1：01→积＝积＋被乘数0010 0001 0110 12：积右移1位00100000 1011 03 1：10→积＝积－被乘数00101110 1011 02：积右移1位00101111 0101 14 1：11→空操作00101111 0101 12：积右移1位00101111 1010 1三、实验步骤1.打开Quartus->tools->programmer，将booth_multiplier.sof下载到FPGA中。
注意进行programmer 时，应在program/configure下的方框中打勾，然后下载。
2.在实验台上通过模式开关选择FPGA独立调试模式010。
3.将短路子DZ3短接且短路子DZ4断开，使FPGA-CPU所需要的时钟使用正单脉冲时钟。
四、实验现象本实验实现4位数的Booth乘法（有符号数乘法）。
输入输出规则对应如下：1.输入的4位被乘数（multiplicand）md3～md0对应开关SD11～SD8。
2.输入的4位乘数（multiplier）mr3～mr0对应开关SD3～SD0。
3.按单脉冲按钮，输入脉冲，也即节拍。
4.乘积product（8位）p7~p0对应灯A8～A1，辅助位A0。
5.当计算结束时，final信号为1，对应灯R7。
如表2.5的booth算法举例，一共需要0～8九个小步骤计算出结果。
本实验也是通过九个小步骤实现的，通过按单脉冲按钮输入脉冲，观察积寄存器的变化，掌握booth乘法器的原理。
1、拨动开关SD11～SD8输入4位被乘数（md3～md0）0010，SD3～SD0输入4位乘数（mr3～mr0）1101。
2、按动单脉冲按钮，输入脉冲，对照表2.5观察积寄存器即灯A8～A0的变化情况，当灯R7亮时，说明计算结束，灯A8～A1为最后相乘结果。
根据以上操作细节，仿照表2.5填写表中各步骤。
进行新的乘法运算时，或者说当上一次运算结束即灯R7亮时，输入新的被乘数、乘数（拨动开关），然后按动单脉冲开关即可观察正确的寄存器结果。
00：0的中间，无任何操作；重复步骤被乘数（md）积（p）被乘数是(-7)10乘数是(6)100 初始值1001 0000 0110 01 1：00→空操作1001 0000 0110 02：积右移1位1001 0000 0011 02 1：10→积＝积－被乘数1001 0111 0011 0 2：积右移1位1001 0011 1001 13 1：11→空操作1001 0011 1001 12：积右移1位1001 0001 1100 1 4 1：01→积＝积＋被乘数1001 1010 1100 12：积右移1位1001 1101 0110重复步骤被乘数（md）积（p）被乘数是(-4)10乘数是(-5)100 初始值1100 0000 1011 01 1：10→积＝积－被乘数11000100 1011 02：积右移1位11000010 0101 12 1：11→空操作11000010 0101 12：积右移1位11000001 0010 13 1：01→积＝积＋被乘数11001101 0010 12：积右移1位11001110 1001 04 1：10→积＝积－被乘数11000010 1001 02：积右移1位11000001 0100 五、附录代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity Booth isport(multiplicand : in std_logic_vector(3 downto 0);multiplier : in std_logic_vector(3 downto 0);clk : in std_logic;clr :in std_logic;product : buffer std_logic_vector(8 downto 0);final :out std_logic);end entity;architecture rtl of Booth issignal m:std_logic_vector(8 downto 0):=multiplicand&"00000";signal boothstep:std_logic_vector(2 downto 0):="000";signal flag :std_logic_vector(1 downto 0);------后两位部分积signal temp: std_logic_vector (8 downto 0);----部分积寄存器beginprocess(flag)is----------后两位控制加还是减beginif(flag="01")thentemp<=product+m;elsif(flag="10")thentemp<=product-m;elsetemp<=product;end if;end process;flag<=product(1 downto 0);process(clk,clr) is --------时钟到来移位beginif(clr='0')thenproduct<="0000"&multiplier&'0';--qianhou bu 0elsif(clk'event and clk='1')thenproduct<=temp(8)&temp(8 downto 1);----寄存器中的数据保存到product中end if;end process;process(clk) isbeginif clr='0' thenfinal<='0';boothstep<="000";elsif(clk'event and clk='1')thenif(boothstep="011")then ---第四下时钟沿来临时boothstep 为3 这时停止final<='1';boothstep<="000";elseboothstep<=boothstep+'1';final<='0';end if;end if;end process;end rtl;。