一种高精度、低功耗采样保持电路的设计

目录

1 引言 (1)

2 采样保持电路基本理论分析及主要设计考虑 (3)

2.1基本采样保持电路的分析 (3)

2.2采样保持电路的性能指标 (3)

2.3 采样保持电路结构分析及选择 (4)

2.3.1 采样保持的基本结构 (4)

2.3.3 电荷重分配式采样保持电路 (5)

2.3.4 电容翻转式采样保持电路 (5)

3 采样保持电路的设计与实现 (8)

3.1 采样保持电路的整体结构 (8)

3.2 采样保持运算放大器的设计 (10)

3.2.1 运算放大器的性能参数 (10)

3.2.2 几种运放的结构比较 (11)

3.2.3 采样保持放大器的设计与仿真 (12)

3.2.4 偏置电路的设计 (15)

3.3 开关电容的选取 (16)

3.4 采样开关的设计 (17)

3.4.1 MOS开关简介 (18)

3.4.2 MOS开关非理想因素的分析 (18)

3.4.3 栅压自举开关 (18)

3.4.4 时钟产生电路的设计 (20)

3.5 采样保持电路总体仿真 (23)

4 采样保持模块版图实现 (25)

4.1 版图设计基本原则 (25)

4.2 采样保持电路版图实现 (25)

4.2.1 整体设计布局 (25)

4.2.2 元器件版图设计 (26)

4.2.3 各个模块的版图设计 (27)

4.2.4 整体版图设计 (29)

5总结 (31)

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参考文献 (32)

附录1 (33)

1 引言

近几年微电子技术发展十分迅速，数字信号技术已经十分广泛，在生产生活中变得越来越重要，很多模拟电路在数字领域也变得能够实现[1]。模数转换器（ADC）是数字信号和模拟信号的接口，已近成为各种数字系统中必不可少的一个模块，它对整个数字系统有着十分巨大的作用。模数转换电路的发展趋势是高分辨率、高转换速率、低功耗方向发展；采样保持电路，它与模数转换器有着相同的发展方向。低电压、高速、高精度的采样保持电路一直是一个设计难点，也是一个研究热点。研究主要从采样模式和保持模式两方面进行，采样模式包括栅压自举开关电路，MOS管电荷注入效应，时钟馈通效应，开关导通电阻的非线性和噪声；保持模式主要对运放的建立过程的研究。本设计讨论的就是模数转换器的一个最前端的模块——采样保持电路。

采样保持电路（sample hold devices)简称S/H，它是用在模拟/数字转换系统中的一种电路[2]。作用是采集模拟输入电压在某一时刻的瞬时值，并在模数转换器进行转换期间保持输出电压不变，以供模数转换。模数转换需要一定时间，在转换过程中，如果送给ADC的模拟量发生变化，则不能保证精度。采样保持电路有两种工作状态：采样状态和保持状态。采样状态：控制开关K闭合，输出跟随输入变化。保持状态：控制开关K断开，由保持电容Ch维持该电路的输出不变。

采样保持电路在流水线ADC电路中有重要应用，本文设计的就是流水线模数转换器中的采样保持电路。流水线结构是通过将高精度的模数转换分为多级低精度的模数转换，每级可以流水工作，互不影响，这样可以同时获得高速和高分辨率，在流水线ADC电路的设计中，由于整个转换器的动态范围不可能超越其前端采样保持电路，所以采样保持电路的性能将直接影响整个流水线ADC电路[3]。因此，流水线型模数转换器在高速高分辨率场合得到了最广泛的应用。

本课题结合现有条件,在0.13um CMOS工艺条件下，设计了适用流水线的模数转换器的采样保持电路。本文探讨位于整个模数转换器最前端的采样保持电路的研究和设计。采样保持电路位于整个A/D转换最前端，其性能高低决定了整个流水线ADC的精度与速度[4]。采样保持电路的增益、输入输出范围和噪声都直接影响到后面各个子ADC的工作；特别是噪声会被后级电路放大，这是流水线ADC研究的一个重点，对于高性能采样保持电路，主要是研究其速度和精度，速度主要与采样保持电路的结构、运算放大器的增益带宽积以及采样保持电路保持相位时的闭环相位裕度等有关。精度主要取决于采样开关的非线性、采样开关断开时的沟道电荷注入、运算放大器的直流增益、开关噪声以及运算放大器热噪声等。

本论文分为五章，其中：

第一章，提出研究的课题,介绍了课题研究的背景和意义，说明了采样保持电路的重要性。

第二章，介绍了基本理论知识，重点分析了采样保持电路的性能指标和结构选择。

第三章，详细具体介绍采样保持电路的设计与实现，首先给出采样保持电路的总体图，然后对电路各个模块分别进行电路得搭建，最后用Tanner进行仿真。

第四章，采样保持电路版图的设计。

第五章，总结与展望。

2 采样保持电路基本理论分析及主要设计考虑

2.1基本采样保持电路的分析

采样保持电路是对连续变化的模拟信号进行采样，利用电容的电荷不突变的作用，在输出端保持电压不变，再将模拟信号进行量化和编码，变成数字信号。所以必须在保持一定的时间，保证能够完成量化编码。根据采样的时间间隔可以确定采样的频率。采样保持电路有两个模式：采样模式和保持模式[5]。在采样模式下，输出随着输入的变化而变化，也就是说输出跟随输入。在保持模式下，电路的输出的结果是采样结束时刻的数值。

图2-1是采样保持电路的基本原理图。Vin 是输入信号，采样开关是一个简单的MOS 管。CLK 是控制信号，它控制采样电路工作模式的；V out 为输出信号。采样相时，CLK 为高电平MOS 管Q 导通，输入信号对保持电容充电，输出随输入的变化而变化；保持相时，CLK 为低电平，Q 截止，C H 将保持采样结束时刻的电压值Vin 采样结束。

2.2采样保持电路的性能指标

采样信号的范围（FS ）是输入信号的峰峰值V P-P 。

信噪比（SNR ）是指输出信号均方根值与总的噪声均方根值的比值。通常用它的分贝形式（dB ）来表示： （2-1）

量化噪声是模数转换器主要的噪声来源，所以信噪比取决于转换器的精度[6]。根据量化噪声功率为V 2LSB /12可一计算，在输入正弦信号带宽是所选取采样频率的一半为的情况下，该有限分辨率

的理想量化ADC 近似具有信噪比SNR(dB)=6.02N+1.76。

信号噪声及失真比（SNDR ）是Signal-to-Noise-and-Distortion Ratio 的简写又称为信纳比,是指输出信号均方根值与总噪声及谐波均方根植的比值。

（2-2）

[][]dB 22/FS log 20)dB /log(10SNR ）噪声电压（噪声功率信号功率⨯=⨯=[]dB )/log(10SNDR 失真功率噪声功率信号功率+⨯=图2-1 基本采样保持电路