时序电路设计举例
时序电路的基本分析与设计方法
时序电路的基本分析与设计方法时序逻辑电路时序逻辑电路——电路任何一个时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关。
时序电路中务必含有具有经历能力的存储器件。
时序电路的逻辑功能可用逻辑表达式、状态表、卡诺图、状态图、时序图与逻辑图6种方式表示，这些表示方法在本质上是相同的，能够互相转换。
一、时序电路的基本分析与设计方法 （一）分析步骤1．根据给定的时序电路图写出下列各逻辑方程式： （1）各触发器的时钟方程。
（2）时序电路的输出方程。
（3）各触发器的驱动方程。
2．将驱动方程代入相应触发器的特性方程，求得各触发器的次态方程，也就是时序逻辑电路的状态方程。
3．根据状态方程与输出方程，列出该时序电路的状态表，画出状态图或者时序图。
4．根据电路的状态表或者状态图说明给定时序逻辑电路的逻辑功能。
【例1】分析时序电路（1）时钟方程：CP CP CP CP ===012输出方程：nnQ Q Y 21=驱动方程：⎪⎩⎪⎨⎧======n n n nnn Q K Q J Q K Q J Q K Q J 202001011212（2）求状态方程JK 触发器的特性方程：n n n Q K Q J Q+=+1将各触发器的驱动方程代入，即得电路的状态方程：⎪⎩⎪⎨⎧=+=+==+=+==+=+=+++n n n n n n n n n n n n n n n n n nn n n n n n Q Q Q Q Q Q K Q J Q Q Q Q Q Q Q K Q J Q Q Q Q Q Q Q K Q J Q 202020000100101011111112121222212（3）计算、列状态表nn nn nn n n Q Q Y Q Q Q Q Q Q 21210011112=⎪⎩⎪⎨⎧===+++（4）画状态图及时序图（5）逻辑功能有效循环的6个状态分别是0～5这6个十进制数字的格雷码，同时在时钟脉冲CP 的作用下，这6个状态是按递增规律变化的，即：000→001→011→111→110→100→000→…因此这是一个用格雷码表示的六进制同步加法计数器。
时序电路的设计及显示
时序电路的设计及显示
摘要
本文讨论了时序电路的设计和显示，并解释了时序电路的功能，以及如何利用电路图中的电路元件来实现这些功能。
最后，我们将演示一个可以用于实现时序电路功能的例子，其中包括如何在图中显示时序电路。
关键词：时序电路；电路图；显示
1.介绍
时序电路是一种用于实现信号处理、控制和计算等功能的电路，它由一系列以特定顺序连接的电路元件组成，可以根据控制信号或存储的信息执行系统的操作。
这种技术可以用于任何复杂的电子系统，包括计算机硬件、消费电子产品和工业控制系统，它可以负责确定时序操作的顺序和细节。
本文将解释时序电路如何实现其功能，以及如何利用电路图中的元件来实现这些功能。
本文还将演示一个例子，演示如何在电路图中显示时序电路，以及如何使用这些元件来实现其功能。
2.时序电路
时序电路是一种实现信号处理和控制功能的电路。
在使用时序电路之前，必须首先确定所需要实现的功能，以及为了实现这些功能所需要的电路元件。
它包括一些特定参数和延迟的时序变量，例如开关状态和信号延迟，以及描述输入信号如何处理的功能。
时序逻辑电路应用举例
时序逻辑电路应用举例1 时序逻辑电路应用举例1
设计串行比较器。串行比较器对两个位数 设计串行比较器。 相同的二进制数A 进行比较，如果A>B， 相同的二进制数A，B进行比较，如果A>B， 则输出Z1Z0=10，A<B则输出 则输出Z1Z0=01， 则输出Z1Z0=10，A<B则输出Z1Z0=01， A=B则输出 A=B则输出Z1Z0=00。 则输出Z1Z0=00。
《数字逻辑电路》 数字逻辑电路》
时序逻辑电路应用举例1 时序逻辑电路应用举例1
分析：根据题意， 分析：根据题意，电路的输入为两个位数相同的数 输出为Z1Z0，状态A>B用S1，A<B用S2， 据A，B；输出为Z1Z0，状态A>B用S1，A<B用S2， A=B用S0表示 画出状态转换图如下： A=B用S0表示。画出状态转换图如下： 表示。
AB=11 × × × ×
《数字逻辑电路》 数字逻辑电路》
时序逻辑电路应用举例4 时序逻辑电路应用举例4
设计售4分的邮票机。 设计售4分的邮票机。自动售邮票机能 出售一张4分邮票，并向顾客退回余款， 出售一张4分邮票，并向顾客退回余款，它 的投币口每次只能接受一个1 的投币口每次只能接受一个1分、2分、5分 的硬币。 的硬币。
00/00 11/10 S5 10/00 01,10/01 00,01, 10/00 S0 01,11/00 10/00 10,11/01 S4 00/00 01/00 S3 00/00 10,11/00 01/00 S2 00/00 X1X2/F1F2 00/00 11/00 S1
01,11/01
《数字逻辑电路》 数字逻辑电路》
时序逻辑电路应用举例3 时序逻辑电路应用举例3
第4章 时序逻辑电路设计
1模型
时序电路按其状态的改变方式不同，可分为同 步时序逻辑电路和异步时序逻辑电路两种，在 图4.5中，当CLK1与CLK2为相同信号时，该 电路为同步电路；当CLK1与CLK2为不同信号 时，该电路为异步电路。
output q;
reg
q;
always@(posedge clk or posedge rst)
begin
if(rst==1’b1)
q<=1’b0;
else if(en==1’b1)
q<=data;
else ;
end
endmodule
带同步复位、上升沿触发的触发器
module dff_synrst(data,rst,clk,q); input data,rst,clk; output q; reg q; always@(posedge clk) begin if(rst==1’b1) q<=1’b0; else q<=data; end
本设计要求用仿真和测试两种手段来验证 计数器的功能。实验时，可以通过修改十进 制计数器的设计得到六进制、100进制计数器。
三、设计要求
(1) 完成各模块的Verilog HDL设计编码； (2) 进行功能仿真； (3) 下载并验证计数器功能； (4) 如果60进制计数器要求用6进制和10进制
计数器搭建电路，请画出设计连接图，并 完成设计编码和验证。
else q<=data; end endmodule
带异步复位和置位、上升沿触发的触发器
module dff_asynrst(data,rst,set,clk,q);
时序电路实验报告
实验5时序电路实验预习实验报告疑问：1、时序电路的组成原理和控制原理分别是什么？2、计算机中的周期，节拍和脉冲之间有什么关系？实验报告一、波形图：参数设置：Endtime:2.0us Gridsize:25.0ns信号设置：clk：时钟信号，设置周期为25ns占空比为50%。
reset: 重置信号，用于清除当前状态机的状态，二进制输入，高电平有效。
qd：启动信号，用于启动状态机，二进制输入，低电平有效。
tj：停机控制信号，用于使状态机保持当前状态，二进制输入，高电平有效。
dp：单拍执行信号，用于使状态机输出且仅输出一次脉冲，二进制输入，高电平有效。
t1，t2，t3，t4：节拍脉冲信号，二进制输出，高电平时有效。
仿真波形１．初始状态(0-25ns)：reset=1,qd=1,tj=0,dp=0，此时为初始化状态，无输出;２．启动(25-550ns)：保持reset=0,使qd=0，则四个节拍脉冲依次有效；３．停机(550-650ns)：保持tj=1，则节拍脉冲停留在t2的状态；４．单拍(650-1000ns)：恢复tj，使dp=1，则经过一个周期的节拍脉冲后不在产生节拍脉冲；５．单拍(1000-1750ns)：使qd=0再次启动状态机,保持dp=1,则输出一个周期的节拍脉冲后将不再有节拍脉冲输出，在单拍状态为结束时再次使qd=0，启动状态机，最后恢复dp，也不再有节拍脉冲出现，此时，节拍的出现主要由qd来控制。
６．重置(1750-2000ns)：使reset=1，此时，所有状态都恢复到初始值。
结论：本实验的设计能正确实现模拟状态机的重置，启动，停机，单拍功能，故电路设计正确。
二、实验日志预习疑问解答：1、 时序电路的组成原理和控制原理分别是什么？答：各种计算机的时序电路不同，但基本结构一样。
时序电路实验的功能就是产生一系列的节拍点位和节拍脉冲，它一般由时钟脉冲源，时序信号产生电路，节拍脉冲和读写时序译码逻辑，启停控制电路等部分组成。
时序逻辑电路设计
时序逻辑电路设计
时序电路设计又称时序电路综合，它是时序电路分析的逆过程，即依据给定的规律功能要求，选择适当的规律器件，设计出符合要求的时序规律电路，对时序电路的设计除了设计方法的问题还应留意时序协作的问题。
时序规律电路可用触发器及门电路设计，也可用时序的中规模的集成器件构成，以下我们分别介绍它们的设计步骤。
1.用SSI器件设计时序规律电路
用触发器及门电路设计时序规律电路的一般步骤如图所示。
（1）由给定的规律功能求出原始状态图：首先分析给定的规律功能，从而求出对应的状态转换图。
这种直接由要求实现的规律功能求得的状态转换图叫做原始状态图。
（2）状态化简：依据给定要求得到的原始状态图很可能包含有多余的状态，需要进行状态化简或状态合并。
状态化简是建立在状态等价这个概念的基础上的。
（3）状态编码、并画出编码形式的状态图及状态表：在得到简化的状态图后，要对每一个状态指定1个二进制代码，这就是状态编码（或称状态安排）。
（4）选择触发器的类型及个数：
（5）求电路的输出方程及各触发器的驱动方程：依据编码后的状态表及触发器的驱动表可求得电路的输出方程和各触发器的驱动方程。
（6）画规律电路，并检查自启动力量。
2.用MSI中规模时序规律器件构成时序规律电路
用中规模时序规律器件构成的时序功能电路主要是指用集成计数器构成任意进制计数器。
构成任意进制计数器的方法有两种：一种是置数法，另一种是归零法。
MSI时序逻辑电路及其应用电路设计
1
1
1
0 保持
QD是最高位，QA是最低位。
CO是加计数进位输出端;
BO是减计数借位输出端。
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74LS192 引脚图
74LS192时序图
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10
30s计时器的设计
Q7 Q6 Q5 Q4
Q3 Q2 Q1 Q0
76 2 3
76 2 3
13 BO
Q3 Q2 Q1 Q0 4 CPD
7 CTP
D3 D2 D1 D0
2 6 543
＋5V
84
10Hz 3
７
＋5V 5.1k
555 6 2
4.7k
5
1
0.1F
10F
8
30s计时器的设计
74LS192 是双时钟加/减十进制 同步计数器，其功能表为：
UP DOWN LOAD CLR 操 作
X
X
X
1 清零
X
X
1
1
0
0 置数
1
0 加计数
1
0 减计数
➢ 可由555定时器或石英晶体振荡器构成
30s计时器的设计
➢ 由各种有递减计数功能的IC芯片构成 ➢ 由CPLD构成
译码显示器的设计 控制电路的设计（难点）
➢ 根据设计要求，用试凑法设计
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7
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秒脉冲发生器的设计
1 Hz
1
15
10 ＋5V
CO
CTT
CC40161
9 LD
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篮球竞赛 24s 定时器设计
参考框图
振分 荡频 器器
05.4电平异步时序逻辑电路设计
⑵ 建立原始流程表 原始流程表， 稳态和 画出原始流程表 填入稳态 ① 画出原始流程表，填入稳态和相应输出 填入非稳态并指定非稳态下的输出 非稳态并指定非稳态下的 ② 填入非稳态并指定非稳态下的输出 ③ 填入无关状态和无关输出 填入无关状态 无关状态和
例：某逻辑电路有两个输入 x1 和 x2，一个输出 Z。输入 输出关系为： 0， 输出关系为：当 x1x2 = 00 时 Z = 0，此后 x1x2 = 01 或 1； x1x2 = 10 时 Z = 1；当 x1x2 = 11 时 1， Z = 1，此后 x1x2 0。作出此电路流程表。 = 01 或 x1x2 = 10 时 Z = 0。作出此电路流程表。 画出典型输入、输出时间图， 解：⑴ 画出典型输入、输出时间图，并设立相应状态 t0 t1 x1x2 00 10 x1 x2 Z ① ② ① ③ ④ ⑤ ④ ⑥ ① ② ④ t2 00 t3 01 t4 11 t5 10 t6 11 t7 t8 t9 t10 11
脉冲源 x2 单脉冲输出 手动控制x 手动控制 1 单脉冲发生器
建立原始流程表。 解：⑴ 建立原始流程表。根据题意可作出典型输 输出时间图。 入、输出时间图。
t0 t1 t2 t3 x2 x1 Z ① ② ①③ ④ ③ ④⑤ ⑥ ⑦ ① ② ① t4 t5 t6 t7 t8 t9 t10 t11 t12
⑵ 化简流程表 根据相容行判断法则，可作出隐含表， 根据相容行判断法则，可作出隐含表，从隐含表可得 (1，2)、(3，4)、(3，5)、(3，6)、(4，5)， 相容行对为 (1，2)、(3，4)、(3，5)、(3，6)、(4，5)， 据此可作出状态合并图，其最大相容行类为 (1，2)、(3， 据此可作出状态合并图， (1，2)、(3， 5)、(3，6)、(7)。 4，5)、(3，6)、(7)。
时序逻辑电路分析举例
时序逻辑电路分析例题1、分析下图时序逻辑电路。
解:1、列出驱动方程:111==K J1//122Q A AQ K J +==2、列出状态方程:将驱动方程代入JK 触发器的特性方程Q K JQ Q //*+=得:/1*1Q Q =212/1//21//2/1*2Q AQ Q Q A Q Q A Q AQ Q +++=3、列出输出方程:21//2/1Q Q A Q AQ Y +=4、列出状态转换表: (1)当A=1时:根据:/1*1Q Q =;21/2/1*2Q Q Q Q Q +=;/2/1Q Q Y =得:(2)当A=0时:根据:/1*1Q Q =;2/1/21*2Q Q Q Q Q +=;21Q Q Y =得:5、画状态转换图:6、说明电路实现的逻辑功能:此电路就是一个可逆4进制(二位二进制)计数器,CLK 就是计数脉冲输入端,A 就是加减控制端,Y 就是进位与借位输出端。
当控制输入端A 为低电平0时,对输入的脉冲进行加法计数,计满4个脉冲,Y 输出端输出一个高电平进位信号。
当控制输入端A 为高电平1时,对输入的脉冲进行减法计数,计满4个脉冲,Y 输出端输出一个高电平借位信号。
2、如图所示时序逻辑电路,试写出驱动方程、状态方程,画出状态图,说明该电路的功能。
解:驱动方程⎩⎨⎧=⊕=1010K Q X J n ⎩⎨⎧=⊕=111K Q X J n 状态方程()()n n n n n n n n n n n n nn QXQ Q Q X Q Q X QQ Q X Q Q X Q Q X Q 0111101011011+=⊕=+=⊕=++1J 1K C11J 1K C11Q 0Q CPXZ=1=1=1&FF 1FF 011输出方程()01Q Q X Z ⊕=1、 状态转换表,如表所示。
状态转换图,略。
2、这就是一个3进制加减计数器,当X=0时为加计数器,计满后通过Z 向高位进位;X=1时为减计数器,计满后通过Z 向高位借位;能自启动。
《FPGA系统设计》实验报告》时序逻辑电路的设计
《FPGA系统设计》实验报告》时序逻辑电路的设计
一、设计任务
分别设计并实现锁存器、触发器的VHDL模型。
二、设计过程
1、同步锁存器：
同步锁存器是指复位和加载功能全部与时钟同步，复位端的优先级较高。
下图为同步锁存器的VHDL程序及模型：
2、异步锁存器：
异步锁存器，是指复位与时钟不同步的锁存器。
下图为同步锁存器的VHDL程序及模型：
3、D触发器：
D触发器是最常用的触发器。
下图为简单D触发器的VHDL 模型：
4、T触发器：
T触发器的特点是在时钟沿处输出信号发生翻转。
按
照有无复位、置位信号以及使能信号等，T触发器也有多种类型。
下图为带异步复位T触发器的VHDL模型：
5、JK触发器：
JK触发器中，J、K信号分别扮演置位、复位信号的角色。
为了更清晰的表示出JK触发器的工作过程，以下给出JK触发器的真值表（如表1所示）。
表1 JK触发器真值表
按照有无复位、置位信号，常见的JK触发器也有多种类型，下图带异步复位（clr）、置位（prn）的JK触发器的VHDL模型：
三．总结
本次实验中较为顺利，在第一次课的时间内我就已经完成了必做实验与选作实验。
在实验的过程中，在防抖电路处有了较大的困难。
由于仿真中不存在此问题，在实际操作中参数选择时遇到了一定的困难。
在反复比对效果之后，我
确定了电路的参数，实现了防抖功能。
通过这次实验，我对时钟脉冲、计数器等有了更加深入的认识与理解。
时序逻辑电路的设计与应用列子
时序逻辑电路的设计与应用列子一、时序逻辑电路的概念和应用时序逻辑电路是一种在数字电路中广泛使用的电路类型，它能够根据输入信号的时序关系来控制输出信号的状态。
时序逻辑电路通常由触发器、计数器、状态机等基本元件组成，这些元件能够实现各种复杂的逻辑功能，如计数、定时、控制等。
在实际应用中，时序逻辑电路被广泛应用于各种数字系统中，如计算机、通信设备、工业自动化控制等领域。
其中，计算机是最典型的应用之一，它通过时序逻辑电路实现了诸如指令执行、存储器读写等功能。
二、设计一个简单的时序逻辑电路假设我们需要设计一个简单的计数器，它能够从0开始循环计数到9，并在达到9后重新从0开始计数。
为了实现这个功能，我们可以采用以下步骤：1. 确定输入和输出信号首先，我们需要确定输入和输出信号。
对于这个计数器而言，输入信号可以是一个时钟脉冲信号（CLK），每当CLK上升沿到来时就进行一次计数操作；输出信号可以是一个4位二进制数码（BCD），用于表示当前的计数值。
2. 选择适当的触发器为了实现计数操作，我们需要使用一个触发器来存储当前的计数值，并在时钟脉冲到来时更新计数值。
在这个例子中，我们可以选择一个4位D触发器作为存储器，它能够存储4位二进制数。
3. 设计逻辑电路根据计数器的功能要求，我们需要设计一组逻辑电路来实现以下功能：（1）初始化：当CLK上升沿到来时，如果当前计数值为9，则将其清零（即重新开始计数）；否则将其加1。
（2）输出：将当前的二进制计数值转换为4位BCD码，并输出到外部接口。
为了实现这些功能，我们可以采用以下电路设计：首先，我们需要将CLK信号输入到一个D触发器中，并设置其初始状态为0。
每当CLK上升沿到来时，该触发器会将其输入端的信号存储到输出端，并且同时产生一个反相输出Q'信号。
接下来，我们需要将Q'信号输入到一个与门中，并且将该门的另一输入端连接到一个4位全加器中。
全加器的另一输入端连接到一个常量1信号源。
时序逻辑电路应用举例
时序逻辑电路应用举例1 抢答器在智力竞赛中，参赛者通过抢先按动按钮，取得答题权。
图1是由4个D触发器和2个“与非”门、1个“非”门等组成的4人抢答电路。
抢答前，主持人按下复位按钮SB，4个D触发器全部清0，4个发光二极管均不亮，“与非”门G1输出为0，三极管截止，扬声器不发声。
同时，G2输出为1，时钟信号CP经G3送入触发器的时钟控制端。
此时，抢答按钮SB1~SB4未被按下，均为低电平，4个D 触发器输入的全是0，保持0状态不变。
时钟信号CP可用555定时器组成多谐振荡器的输出。
当抢答按钮SB1~SB4中有一个被按下时，相应的D触发器输出为1，相应的发光二极管亮，同时，G1输出为1，使扬声器响，表示抢答成功，另外G1输出经G2反相后，关闭G3，封锁时钟信号CP，此时，各触发器的时钟控制端均为1，如果再有按钮被按下，就不起作用了，触发器的状态也不会改变。
抢答完毕，复位清零，准备下次抢答。
图1四人抢答器2。
八路彩灯控制器八路彩灯控制器由编码器、驱动器和显示器（彩灯）组成，编码器根据彩灯显示的花型按节拍送出八位状态编码信号，通过驱动器使彩灯点亮、熄灭。
图2给出的八路彩灯控制器电路图中，编码器用两片双向移位寄存器74LS194实现，接成自启动脉冲分配器（扭环形计数器），其中D1为左移方式，D2为右移方式。
驱动器电路如图3，当寄存器输出Q为高电平时，三极管T导通，继电器K通电，其动合触点闭合，彩灯亮；当Q为低电平时，三极管截止，继电器复位，彩灯灭。
图2 八路彩灯控制器电路工作时，先用负脉冲清零，使寄存器输出全部为0，然后在节拍脉冲（可由555定时器构成的多谐振荡器输出）的控制下，寄存器的各个输出Q按下表所示的状态变化，每8个节拍重复一次。
这里假定8路彩灯的花型是：由中间向两边对称地逐次点亮，全亮后，再由中间向两边逐次熄灭。
图3 驱动器电路寄存器输出状态3 数字钟在许多场合大量使用的数字电子钟，具有显示时、分、秒，以及自动计时和校正对时的功能。
时序逻辑电路分析举例
时序逻辑电路分析例题解：1、列出驱动方程:丿严K严1J2= K2= AQ{+A Q2、列出状态方程：将驱动方程代入JK触发器的特性方程。
=JQ1 + K'Q得: Q\ = Q\Q； = AQ[Q!2 + + A0Q3、列出输出方程：Y = AQ；Q^A,Q.Q24、列出状态转换表：(1)当A二1 时：根据：Q；=Q(； O；=a@+QQ；= Q[Qi得：(2)当A二0 时:根据：e；=Q[；6、说明电路实现的逻辑功能：此电路是一个可逆4进制(二位二进制)计数器，CLK是计数脉冲输入端，A 是加减控制端，Y是进位和借位输出端。
当控制输入端A为低电平0时，对输入的脉冲进行加法计数，计满4个脉冲，Y输出端输出一个高电平进位信号。
当控制输入端A为高电平1时，对输入的脉冲进行减法计数，计满4个脉冲，Y输岀端输出一个高电平借位信号。
2、如图所示时序逻辑电路，试写出驱动方程、状态方程，画出状态图，说明该电路的功能。
解：驱动方程J.=X®Q^{J,=X ㊉Q；；A=I k=i状态方程er* =(X ㊉0 広"=XQ；'Q'^ + XQ；l Q；；Q；r =(X ㊉Q；'= XQ；'Q；； + XQ；Q；；输出方程Z = （x㊉0也1、状态转换表，如表所示。
状态转换图，略。
2、这是一个3进制加减讣数器，当X二0时为加计数器，计满后通过Z向高位进位；X二1时为减计数器，计满后通过Z向高位借位；能自启动。
例30）,要求（1）画出状态转换图。
（2）画出时序图。
（3）说明是多少进制计数器。
答：(1)(2)时序图4、分析下图所示时序逻辑电路，写出电路的驱动方程、状态方程和输出方程, 画岀电路的状态转换图，说明电路实现的的逻辑功能。
A为输入变量。
解：(1)列写方程驱动方程：触发器的驱动方程为：D、= Q[ D2 = A㊉© ㊉Q2（2）列写方程驱动方程：触发器的特性方程为：Q"=D将驱动方程代入特性方程可得状态方程为：CLK-CPQ = D = Q{Q； = 2 = A ㊉© ㊉Q（3）列写输出方程：Y = A（Q i Q2+AQ；Q,2（4）列出状态转换表：当A二1时：根据：Q； =Q；； 0；= 00+00；Y = Q\Q1得:当A=0时:根据：Q： = Q；；Y = 得:（5）画状态转换图:（6）说明电路实现的逻辑功能：（2分）此电路是一个可逆4进制计数器，CLK是计数脉冲输入端，A是加减控制端，Y 是进位和借位输出端。
时序逻辑电路的自启动设计
图化简得到最简单的形式：
Q1n+1 = Q3 Q2n+1 = Q1 Q3n+1 = Q2
Q3Q2Q1的无效状 态000、011、101 、110、111分别 带入，得到如下图 中的实线链连接的 状态转换图。
显然设计的电路不能自启动
为保持移位寄存器内部结构不变，只允 许修改第一位触发器的输入。所以修改Q1,
实际上，包括在圈里的任意项取为1，而在圈外的任意项取 为0。即无效状态的次态已被指定。
若这个指定的次态属于有效循环中的状态，电路可以自启 动；反之则不可以自启动。
后者可以通过修改指定状态（即改变方程的化简方式）使 其具备自启动功能。
为使电路能够自启动，可将000的次态指定为一个有效状 态：010，得到修改过的状态方程为：
得到修改后的次态卡诺图如下：
修改后的状态方程如：
Q1n+1 = Q1 Q2 Q2n+1 = Q1 Q3n+1 = Q2
若选用D触发器构造此计数器，驱动方程为： D1 = Q1n+1 = Q1 Q2 = Q1 + Q2 D2 = Q2n+1 = Q1 D3 = Q3n+1 = Q2
逻辑图如下：
时序逻辑电路的自启动设计
——可以通过修改卡诺图化简方案的方法 使电路具有自启动功能。
例1 设计一个七进制计数器，要求它能够自启动。 已知该计数器的状态转换图及状态编码如下图：ຫໍສະໝຸດ 根据状态转换图，可以得到：
按照卡诺图化简的最简 要求可得到方程：
Q1n+1 = Q2 Q3
Q2n+1 = Q1
Q3n+1 = Q2
Q1n+1 = Q2 Q3 Q2n+1 = Q1 + Q2 Q3 Q3n+1 = Q2，
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1.智能机器人能够识别并绕开障碍物，在充斥着障碍物的环境里自由行走。
它的前端有一个接触传感器，当遇到障碍物时传感信号X=1，否则传感信号X=0。
它有两个控制信号Z1和Z0控制脚轮行走，Z1=1时控制机器人左转，Z0=1时控制机器人右转，Z1Z0=00时控制机器人直行。
机器人遇到障碍物时的转向规则是：若上一次是左转，则这一次右转，直到未探测到障碍物时直行；若上一次是右转， 则这一次左转，直到未探测到障碍物时直行。
试用D 触发器设计一个机器人控制器， 控制机器人的行走方式。
2.用JK
要求电路能够自启动。
3.设计一个序列检测器,(或三个以上)1时,序列检测器输出为1,否则输出0.
4.用D 触发器设计一个三位串行奇偶校验电路，当电路串行接收了三位二进制数，如果1的个数是偶数，在收到第三位数时，电路输出为1；其余情况下均为0。
每三位二进制数为一组，在收到第三位数码后，电路返回初始状态，准备接收下一组数
5.用JK 触发器和门电路设计一个四位二进制数串行加法器，以实现最低位在前的两个串行二进制整数相加，输出为最低位在前的两数之和，其进位将寄存在串行加法器中，以便在下个cp 脉冲到来时与高一位的被加数及加数相加。
6.用隐含表化简法化简表1所示的原始状态表。
并设计电路。
表1
7.对表2所示的最简状态表，提出一种合适的的状态分配方案， 列出其编码状态表，并设计电路。
表2
8.求出下表所示的激励函数和输出函数表达式，并画出电路。
分别用D触发器J-K
9. “1111”序列检测器。
当连续输入四个或四个以上的1时，电路输出为1；其它情况下电路输出为0。
设计电路。
10.某序列检测器有一个输入X和一个输出Z，当收到的输入序列为“101”或“0110”时，在上述序列的最后一位到来时，输出Z=1，其它情况下Z=0，允许输入序列码重叠。
试列出其原始状态表，并设计电路。
11．用d触发器设计模8计数器
12．用d触发器设计模10计数器，要求能自启动。