16位全加器

华东交通大学理工学院

课程设计报告书

所属课程名称计算机组成原理

题目16位全加器的设计

分院电信分院

专业班级12计算机科学与技术2班学号

学生姓名

指导教师占自才

20 14年06月13日

课程设计（论文）评阅意见

评阅人职称

20 年月日

目录

第1章课程设计内容及要求 (3)

第2章设计过程 (4)

2.1硬件方案 (4)

2.1.1一位全加器的原理及设计 (4)

2.1.2四位全加器的原理及设计 (5)

2.1.3十六位全加器的原理及设计 (8)

2.2软件方案 (9)

第3章测试 (14)

第4章课程设计心得 (15)

参考文献 (16)

第1章课程设计内容及要求

了解计算机的硬件系统，了解一位全加器的组成原理，深入讨论计算机的组成原理，在熟悉常用的门电路的组成和工作过程的基础上，要求设计出一个16位的全加器。其中要求设计并写出产生求和结果的逻辑表达式，需要写出利用快速进位链产生进位的逻辑表达式，同时还要实现时需要用一个时钟信号控制运算的执行，如第一拍给出输入数据，第二拍给出运算控制信号，第三拍送输出数据，然后又回到第一拍，循环往复，直到运算全部结束。根据要求设计出针对具体指令所对应的流程图；根据流程及门电路设计出相应的全加器。编写出VHDL程序，在仿真软件上运行并检验所设计的微程序的正确性。

第2章设计过程

2.1硬件方案

2.1.1一位全加器的原理及设计

2.1.1.1一位全加器的工作原理

全加器是实现两个一位二进制数及低位来的进位数相加即将三个一位二进制数相加，求得和数及向高位进位的逻辑电路。

全加器是组合逻辑电路中最常见也最实用的一种，考虑低位进位的加法运算就是全加运算，实现全加运算的电路称为全加器。它主要实现加法的运算，其中分为并行全加器和串行全加器，所谓并行就是指向高位进位时是并行执行的，而串行就是从低位到高位按顺序执行，为了提高运算，必须设法减小或消除由于进位信号逐级传递所消耗的时间，为了提高运算速度，制成了超前进位加法器，这是对全加器的一种创新。

2.1.1.2一位全加器的设计

要使全加器进行加法运算，也需要用各种门电路设计出相应的逻辑电路，根据组合逻辑电路设计的步骤，我们先设计一位全加器的设计。

(1)根据全加器所需要的功能，我们可以设计出一位全加器的组合逻辑框图。如图3.1所示。

图3.1 一位全加器的逻辑结构

(2)根据逻辑图我们可以写出各个器件的逻辑功能。

C i = X i Y i C i-1+X i Y i C i-1+X i Y i C i-1+X i Y i C i-1 = (X i ○+Y i)C i-1+X i Y i

F i = X i Y i C i-1 + X i Y i C i-1 +X i Y i C i-1 + X i Y i C i-1 = X i○+Y i○+C i-1

(3)由上面可得。X i和Y i为两个输入的一位二进制书，C i-1为低位二进制数相加的进位输出到本位的输入，则F i为本位二进制数X i、Y i和低位进位输入C i-1的相加之和，C i为X i、Y i和低位进位输入C i-1相加向高位的进位输出。因此，该电路可以完成一位二进制数全加的功能，称为全加器。此电路的真值表如表3-1所示。

表3-1 一位全加器真值表

2.1.2四位全加器的原理及设计

2.1.2.1四位全加器的工作原理

加法器是数字系统中的基本逻辑器件。例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。但宽位加法器的设计是很耗

费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。

四位全加器可对两个多位二进制数进行加法运算，同时产生进位。当两个二进制数相加时，较高高位相加时必须加入较低位的进位项（Ci），以得到输出为和（S）和进位（C0）。

2.1.2.2四位全加器的设计

设计四位全加器有两种方案，一种利用串行进位方式设计，另一种是利用并行进位方式进行设计。但是这两种方式设计的电路的工作效率是恨不一样的，串行进位是需要等待低位计算的所得的进位后才能进行高位的运算的，而并行进位也就是先进位方式，每个进位只需要经历一个与非门和一个与或门的延时，这样和串行进位相比，大大提高了运算速度。所以我们这里选择先进位全加器。

四位先行进位全加器的真值表如表3-2所示。表中的C0 为低位向高位的进位，P1 ～P4 以及G1～G4 为输入端，C1～C4 为输出端。

表3-2 四位先行进位全加器真值表

0 0 0 1 1 1 1 1 1 0 1 1 1

0 1 1 0 0 0 0 1 1 1 0 0 1

0 1 1 0 0 1 1 0 0 1 0 1 0

0 1 1 1 1 0 0 0 0 1 1 0 0

0 1 1 0 0 1 1 1 1 1 0 1 1

0 1 1 1 1 0 0 1 1 1 1 0 1

0 1 1 1 1 1 1 0 0 1 1 1 0

0 1 1 1 1 1 1 1 1 1 1 1 1

1 0 0 0 0 0 0 0 0 0 0 0 1

1 0 0 0 0 0 0 1 1 0 0 1 1

1 0 0 0 0 1 1 0 0 0 0 1 1

1 0 0 0 0 1 1 1 1 0 1 1 1

1 0 0 1 1 1 1 0 0 0 1 1 1

1 0 0 1 1 0 0 1 1 0 1 1 1

1 0 0 1 1 1 1 1 1 1 1 1 1

1 1 1 0 0 0 0 1 1 1 0 1 1

1 1 1 0 0 1 1 0 0 1 0 1 1

1 1 1 1 1 0 0 0 0 1 1 0 0

1 1 1 0 0 1 1 1 1 1 1 1 1

1 1 1 1 1 0 0 1 1 1 1 1 1

1 1 1 1 1 1 1 0 0 1 1 1 1

1 1 1 1 1 1 1 1 1 1 1 1 1

四位加法器可以采用四个一位全加器级连成串行进位加法器，如图3.2所示，其中CSA为一位全加器。

图3.2 四位先行进位加法器逻辑结构

如图3.3 所示，四位先行进位全加器各个进位信号的产生只需要经历