EDA实验报告(DOC)
EDA实验报告
EDA实验报告班级：姓名：目录实验一：七段数码显示译码器设计 (1)摘要 (1)实验原理 (1)实验方案及仿真 (1)引脚下载 (2)实验结果与分析 (3)附录 (3)实验二：序列检测器设计 (6)摘要 (6)实验原理 (6)实现方案及仿真 (6)引脚下载 (7)实验结果与分析 (8)实验三：数控分频器的设计 (11)摘要 (11)实验原理 (11)方案的实现与仿真 (11)引脚下载 (12)实验结果及总结 (12)附录 (12)实验四：正弦信号发生器 (14)摘要 (14)实验原理 (14)实现方案与仿真 (14)嵌入式逻辑分析及管脚下载 (16)实验结果与分析 (17)附录 (18)实验一：七段数码显示译码器设计摘要：七段译码器是一种简单的组合电路，利用QuartusII的VHDL语言十分方便的设计出七段数码显示译码器。
将其生成原理图，再与四位二进制计数器组合而成的一个用数码管显示的十六位计数器。
整个设计过程完整的学习了QuartusII的整个设计流程。
实验原理：七段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译码程序在FPGA\CPLD中来实现。
本实验作为7段译码器，输出信号LED7S的7位分别是g、f、e、d、c、b、a，高位在左，低位在右。
例如当LED7S 输出为“1101101”时，数码管的7个段g、f、e、d、c、b、a分别为1、1、0、1、1、1、0、1。
接有高电平段发亮，于是数码管显示“5”。
实验方案及仿真：I、七段数码显示管的设计实现利用VHDL描述语言进行FPGA上的编译实现七段数码显示译码器的设计。
运行QuartusII在G:\QuartusII\LED7S\下新建一个工程文件。
新建一个vhdl语言编译文件，编写七段数码显示管的程序见附录1-1。
EDA-实验报告
实验一五人表决器设计一、实验目的1 加深对电路理论概念的理解3 加深计算机辅助分析及设计的概念4 了解及初步掌握对电路进行计算机辅助分析的过程二、实验要求制作一个五人表决器，共五个输入信号，一个输出信号。
若输入信号高电平数目多于低电平数目，则输出为高，否则为低。
三、实验原理根据设计要求可知，输入信号共有2^5=32种可能，然而输出为高则有15种可能。
对于本设计，只需一个模块就能完成任务，并采用列写真值表是最简单易懂的方法。
四、计算机辅助设计设A,B,C,D,E引脚为输入引脚，F为输出引脚。
则原理图如1所示图1.1 五人表决器原理图实验程序清单如下：MODULE VOTEA,B,C,D,E PIN;F PIN ISTYPE 'COM';TRUTH_TABLE([A,B,C,D,E]->[F])[0,0,1,1,1]->[1];[0,1,1,1,0]->[1];[0,1,0,1,1]->[1];[0,1,1,0,1]->[1];[1,0,1,1,1]->[1];[1,1,0,1,1]->[1];[1,1,1,0,1]->[1];[1,1,1,1,0]->[1];[1,1,1,0,0]->[1];[1,1,0,1,0]->[1];[1,1,1,1,1]->[1];[1,1,0,0,1]->[1];[1,0,0,1,1]->[1];[1,0,1,0,1]->[1];[1,0,1,1,0]->[1];END五、实验测试与仿真根据题目要求，可设输入分别为：0，0，0，0，0；1，1，1，1，1；1，0，1，0，0；0，1，0，1，1。
其测试程序如下所示：MODULE fivevoteA,B,C,D,E,F PIN;X=.X.;TEST_VECTORS([A,B,C,D,E]->[F])[0,0,0,0,0]->[X];[1,1,1,1,1]->[X];[1,0,1,0,0]->[X];[0,1,0,1,1]->[X];END测试仿真结果如图1.2所示：图1.2 五人表决器设计仿真图可知，设计基本符合题目要求。
EDA
EDA课程设计实验报告电子信息科学与技术2班李昊岑2008050202231.设计过程：（1）系统功能需求分析（2）将系统拆分为各个部分（3）各部分原理图功能分析（4）各部分原理图绘制（5）对各部分原理图进行波形检测（6）将各部分原理图自制为用户芯片（7）连接各部分原理图，检测连接后系统的波形（8）分析PCB板的外围电路（9）绘制PCB板原理图（10）将原理图转换为PCB板实际图注：1-7步使用muxlpus2完成,8-10步使用dxp2004完2. 设计过程：（一）时钟设计电路图：时钟电路波形图：二十四进制原理图（使用2片74LS160设计）：左片为低位片，右片为高位片（初始值均为0000），采用EP/ET触发法，低位片记满十（即0-9），发送一个脉冲给高位片的EP/ET，高位片计一个数，高位片计到2时装载初始值0000，从而实现0-23计数，高位片的进位输出为下一级电路的输入脉冲。
24进制波形图：十二进制原理图（使用2片74LS160设计）：左片为低位片，右片为高位片（初始值均为0000），采用EP/ET触发法，低位片记满十（即0-9），发送一个脉冲给高位片的EP/ET，高位片计一个数，高位片计到1时装载初始值0000，从而实现0-11计数，高位片的进位输出为下一级电路的输入脉冲。
12进制波形图：六十进制原理图（使用2片74LS160设计）：左片为低位片，右片为高位片（初始值均为0000），采用EP/ET触发法，低位片记满十（即0-9），发送一个脉冲给高位片的EP/ET，高位片计一个数，高位片计到5时装载初始值0000，从而实现0-59计数，高位片的进位输出为下一级电路的输入脉冲。
60进制波形图：（二）PCB版仿真图：PCB版原理图：各外围电路：电源石英晶体振荡器由7448及七段显示器构成的显示部分，用于分和时的显示下载电路调制电路（三）学习心得：通过本次EDA课程设计的学习，我掌握了使用muxplus2及DXP2004的基本方法，熟悉了计数器，译码器等的用法，为以后生活，学习，工作打下重要基础…。
EDA实验报告完结版
EDA实验报告完结版一、实验目的本次 EDA 实验的主要目的是通过实际操作和设计，深入理解和掌握电子设计自动化（EDA）技术的基本原理和应用。
具体而言，包括熟悉 EDA 工具的使用方法，学会运用硬件描述语言（HDL）进行逻辑电路的设计与描述，以及通过综合、仿真和实现等流程，将设计转化为实际的硬件电路，并对其性能进行评估和优化。
二、实验环境本次实验所使用的 EDA 工具为_____，该工具提供了丰富的功能模块和强大的设计支持，包括原理图编辑、HDL 代码编写、综合、仿真和下载等。
实验所使用的硬件平台为_____开发板，其具备多种接口和资源，便于对设计的电路进行实际验证和测试。
三、实验内容1、基本逻辑门电路的设计与实现使用 HDL 语言（如 Verilog 或 VHDL）设计常见的基本逻辑门电路，如与门、或门、非门等。
通过编写代码，对逻辑门的输入输出关系进行描述，并进行综合和仿真，验证设计的正确性。
2、组合逻辑电路的设计与实现设计并实现较为复杂的组合逻辑电路，如加法器、减法器、编码器、译码器等。
运用 HDL 语言描述电路的功能，进行综合和仿真，确保电路在各种输入情况下的输出结果符合预期。
3、时序逻辑电路的设计与实现设计常见的时序逻辑电路，如计数器、寄存器、移位寄存器等。
在设计过程中，考虑时钟信号、同步复位和异步复位等因素，通过仿真验证时序逻辑的正确性，并对电路的性能进行分析。
4、有限状态机（FSM）的设计与实现设计一个有限状态机，实现特定的功能，如交通信号灯控制器、数字密码锁等。
明确状态转移条件和输出逻辑，通过编写 HDL 代码实现状态机，并进行综合和仿真，验证其功能的准确性。
5、综合与优化对设计的电路进行综合，生成门级网表，并通过优化工具对电路进行面积、速度等方面的优化，以满足特定的设计要求。
6、硬件实现与测试将综合后的设计下载到硬件开发板上，通过实际的输入输出信号，对电路的功能进行测试和验证。
观察电路在实际运行中的表现，对出现的问题进行分析和解决。
EDA实验报告 (2)
实验一QUARTUS II软件安装、基本界面及设计入门一、实验目的：QUARTUSII是Altera公司提供的EDA工具，是当今业界最优秀的EDA设计工具之一。
提供了一种与结构无关的设计环境，使得电子设计人员能够方便地进行设计输入、快速处理和器件编程。
通过本次实验使学生熟悉QUARTUSII软件的安装，基本界面及基本操作，并练习使用QUARTUS的图形编辑器绘制电路图。
二、实验内容：1、安装QUARTUSII软件；2、熟悉QUARTUSII基本界面及操作；3通过一个4位加法器的设计实例来熟悉采用图形输入方式进行简单逻辑设计的步骤。
三、实验仪器：1、PC机一台；2、QUARTUSII软件；3、EDA实验箱。
四、实验原理：4位加法器是一种可实现两个4位二进制数的加法操作的器件。
输入两个4位二进制的被加数A和B，以及输入进位Ci，输出为一个4位二进制和数D和输出进位数Co。
半加操作就是求两个加数A、B的和，输出本位和数S及进位数C。
全加器有3位输入，分别是加数A、B和一个进位Ci。
将这3个数相加，得出本位和数（全加和数）D和进位数Co。
全加器由两个半加器和一个或门组成。
五、实验步骤：安装QUARTUSII软件；因为实验时我的机器了已经有QUARTUSII软件，所以我并没有进行安装软件的操作。
设计半加器：在进行半加器模块逻辑设计时，采用由上至下的设计方法，在进行设计输入时，需要由下至上分级输入，使用QuartusIIGraphic Editor进行设计输入的步骤如下。
（1）、打开QUARTUSII软件，选择File-new project wizard…新建一个设计实体名为has的项目文件；（2）、新建文件，在block.bdf窗口下添加元件符号，并连接。
如下图：半加器原理图（3）、将此文件另存为has.gdf的文件。
（4）、在主菜单中选择Processing→Start Compilation命令，系统对设计进行编译，同时打开Compilation Report Flow Summary窗体，Status视图显示编译进程。
EDA实验报告
EDA实验报告学院：班级：姓名：学号：实验三译码器、选择器实验实验内容：1：按照教材第5 章内容，编写BCD-七段显示译码器、数据选择器、数据分配器、数字比较器的Verilog HDL 程序，并实现其仿真；(一)BCD-七段显示译码器程序代码如下：modulebcd_decorder(y,a);output[6:0]y;input[3:0]a;reg[6:0]y;always@(a)begincase(a[3:0])4'b0000:y[6:0]=7 'b1111110;4'b0001:y[6:0]=7 'b0110000;4'b0010:y[6:0]=7 'b1101101;4'b0011:y[6:0]=7'b1111001;4'b0100:y[6:0]=7'b0110011;4'b0101:y[6:0]=7'b1011011;4'b0110:y[6:0]=7'b1011111;4'b0111:y[6:0]=7'b1110000;4'b1000:y[6:0]=7'b1111111;4'b1001:y[6:0]=7'b1111011;4'b1010:y[6:0]=7'b1110111;4'b1011:y[6:0]=7'b0011111;4'b1100:y[6:0]=7'b1001110;4'b1101:y[6:0]=7'b0111101;4'b1110:y[6:0]=7'b1001111;4'b1111:y[6:0]=7'b1000111;endcaseendendmodule功能仿真如下：时序仿真如下：包装如下：(二)数据选择器程序代码如下：modulemux4(y,d0,d1,d2,d3,g,a);output y;input d0,d1,d2,d3;input g;input[1:0]a;reg y;always@(d0 or d1or d2 or d3 or g or a)beginif(g==0) y=0;elsecase(a[1:0])2'b00:y=d0;2'b01:y=d1;2'b10:y=d2;2'b11:y=d3;default:y=0;endcaseendendmodule功能仿真如下：时序仿真如下：包装如下：(三)数据分配器程序代码如下：module demux4(y0,y1,y2,y3,din,a);output y0,y1,y2,y3;input din;input[1:0]a; reg y0,y1,y2,y3; always@(din,a) begin y0=0;y1=0;y2=0;y3=0;case(a[1:0])2'b00:y0=din;2'b01:y1=din;2'b10:y2=din;2'b11:y3=din;default:;endcaseendendmodule功能仿真如下：时序仿真如下：包装如下：(四)数字比较器程序代码如下：module comparator_4(y1,y2,y3,a, b);output y1,y2,y3;input[3:0]a,b;reg y1,y2,y3;always@(a,b)begin if(a>b)beginy1=1;y2=0;y3=0;endelse if(a==b)beginy1=0;y2=1;y3=0;endelse if(a<b)beginy1=0;y2=0;y3=1;endendendmodule功能仿真如下：时序仿真如下：包装如下：2：按照教材第6 章内容，编写RS 触发器、JK 触发器Verilog HDL 程序，并实现其仿真；(五)RS 触发器程序代码如下：moduleRS(q,qn,s,r);output q,qn;input s,r;reg q,qn; reg q1,qn1;always@(*)beginq1=~(s&qn1);qn1=~(r&q1);q=q1;qn=qn1;endendmodule功能仿真如下：时序仿真如下：包装如下：(六)JK 触发器程序代码如下：moduleJK(q,qn,j,k,r,s,cp);output q,qn;input j,k,r,s,cp;reg q,qn;always@(posedge cp)beginif({r,s}==2'b01)beginq<=0;qn<=1;endelse if({r,s}==2'b10)beginq<=q;qn<=qn;endelse if({r,s}==2'b11)beginif ({j,k}=='b00)beginq<=q;qn<=qn;endelse if ({j,k}=='b01)beginq<=0;qn<=1;endelse if ({j,k}=='b10)beginq<=1;qn<=0;endelse if ({j,k}=='b11)beginq<=~q;qn<=~qn;endendendendmodule功能仿真如下：时序仿真如下：包装如下：实验四时序逻辑电路实验实验内容：1：按照教材第7 章内容，编写同步4 位二进制计数器、异步计数器、减法计数器、寄存器的Verilog HDL 程序，并实现其仿真（1）同步4 位二进制计数器程序如下：modulecnt16(co,q,clk,r,s,en,d); output[3:0]q;output co;input clk,r,s,en;input[3:0]d;reg[3:0]q;reg co;always@(posedge clk) if(r) begin q=0;endelsebeginif(s)begin q=d;endelseif(en)beginq=q+1;if(q==4'b1111)begin co=1;endelsebegin co=0;endendelsebegin q=q;endendendmodule功能仿真如下：时序仿真如下：包装如下：（2）异步计数器程序如下：moduleyb_cnt16(q,clk,rst); output[3:0]q;input clk,rst;reg[3:0]q;reg[3:0]qn;always@(posedge clk) beginif(!rst)beginq[0]=0;qn[0]=1;end elsebeginq[0]=~q[0];qn[0]=~q[0]; endendalways@(posedge qn[0])beginif(!rst)beginq[1]=0;qn[1]=1;endelsebeginq[1]=~q[1];qn[1]=~q[1];endendalways@(posedgeqn[1])beginif(!rst)beginq[2]=0;qn[2]=1;endelsebeginq[2]=~q[2];qn[2]=~q[2];endendalways@(posedgeqn[2])beginif(!rst)beginq[3]=0;qn[3]=1;endelsebeginq[3]=~q[3];qn[3]=~q[3];endendendmodule功能仿真如下：时序仿真如下：包装如下：（3）减法计数器程序如下：modulejian_cnt10(q,clk,rst); output[3:0]q;input clk,rst;reg[3:0]q;always@(posedge clk) beginif(rst)begin q<=0;endelse if(q==4'b0000)beginq<=4'b1001;endelsebegin q<=q-1;endendendmodule功能仿真如下：时序仿真如下：包装如下：（4）寄存器程序如下：modulereg8_1(q,d,oe,clk); output[7:0]q; input[7:0]d;input oe,clk; reg[7:0]q;always @(posedge clk)beginif(oe)begin q<=8'bz;endelsebegin q<=d;endendendmodule功能仿真如下：时序仿真如下：包装如下：。
eda仿真实验报告
eda仿真实验报告EDA仿真实验报告一、引言EDA（Electronic Design Automation）是电子设计自动化的缩写，是指利用计算机技术对电子设计进行辅助、自动化的过程。
在现代电子设计中，EDA仿真是不可或缺的一环，它可以帮助工程师验证电路设计的正确性、性能和可靠性。
本篇报告将介绍我在EDA仿真实验中的经验和收获。
二、实验背景本次实验的目标是对一个数字电路进行仿真，该电路是一个4位加法器，用于将两个4位二进制数相加。
通过仿真，我们可以验证电路设计的正确性，并观察其在不同输入情况下的输出结果。
三、实验步骤1. 电路设计：首先，我们根据给定的要求和电路原理图进行电路设计。
在设计过程中，我们需要考虑电路的逻辑关系、时序要求以及输入输出端口的定义等。
2. 仿真环境搭建：接下来，我们需要选择合适的EDA仿真工具，并搭建仿真环境。
在本次实验中，我选择了Xilinx ISE Design Suite作为仿真工具，并创建了一个仿真项目。
3. 仿真测试向量生成：为了对电路进行全面的测试，我们需要生成一组合适的仿真测试向量。
这些测试向量应该覆盖了电路的所有可能输入情况，以验证电路的正确性。
4. 仿真运行：在仿真环境搭建完成后，我们可以开始进行仿真运行了。
通过加载测试向量，并观察仿真结果，我们可以判断电路在不同输入情况下的输出是否符合预期。
5. 仿真结果分析：仿真运行结束后，我们需要对仿真结果进行分析。
通过对比仿真输出和预期结果，可以判断电路设计的正确性。
如果有不符合预期的情况，我们还可以通过仿真波形分析，找出问题所在。
四、实验结果与讨论在本次实验中，我成功完成了4位加法器的仿真。
通过对比仿真输出和预期结果，我发现电路设计的正确性得到了验证。
无论是正常情况下的加法运算，还是特殊情况下的进位和溢出，电路都能够正确地输出结果。
在实验过程中，我还发现了一些有趣的现象。
例如，在输入两个相同的4位二进制数时，电路的输出结果与输入完全一致。
eda实验报告
eda实验报告EDA（Exploratory Data Analysis）是一种常用的数据分析方法，通过对数据集进行可视化、统计和计算，来揭示数据中的潜在规律和趋势。
下面是一份关于EDA实验的报告，总字数700字。
实验目的：1. 熟悉EDA方法和流程；2. 分析数据集的特征和表现；3. 发现数据集中的异常和趋势。
实验过程：1. 数据收集与预处理本次实验使用的数据集是关于某公司销售数据的报告。
首先，收集了公司销售数据，并进行了数据清洗与预处理，包括去除重复数据、处理缺失值和异常值等。
2. 数据可视化通过绘制直方图、散点图和箱线图等可视化图表，分析如下几个方面：（1）销售额分布情况：绘制直方图分析销售额的分布情况，观察是否存在明显的集中趋势或异常值。
（2）销售额与时间的关系：绘制时间序列图，观察销售额随时间的变化趋势。
（3）不同产品类别的销售情况：绘制柱状图比较不同产品类别的销售额，从而分析各类别产品的市场表现。
（4）销售额与其他因素的关系：绘制散点图分析销售额与其他因素（如广告费用、产品价格等）之间的关系，发现潜在的规律。
3. 数据统计与计算通过对数据集进行统计和计算，揭示数据集中的特征和规律，如：（1）平均销售额：计算销售额的平均值，以了解公司销售的平均水平。
（2）销售额的标准差：计算销售额的标准差，以评估销售额的波动性和不稳定性。
（3）销售额的趋势：使用回归分析等方法，拟合销售额与时间的关系，从而预测未来的销售趋势。
实验结果：通过数据可视化和统计计算，我们获得了以下一些结果：1. 销售额的分布呈正偏态，大部分销售额集中在较低水平，但也存在一些异常值；2. 销售额随时间呈现出上升的趋势，说明公司的销售业绩在逐渐提升；3. 不同产品类别的销售额差异较大，其中某些类别的销售额明显高于其他类别；4. 销售额与广告费用和产品价格之间存在一定的正相关关系，即投入更多的广告费用和提高产品价格可以带来更高的销售额。
eda实验报告
eda实验报告
1. 实验目的
通过本次实验，了解EDA（Electronic Design Automation）的基本概念和应用模式，并通过实际操作掌握EDA工具的使用方法和流程。
2. 实验原理
EDA是电子设计自动化的缩写，是指通过计算机技术来实现电子系统设计的各个环节的自动化。
常用的EDA工具有电路仿真、电路布局、原理图设计、印刷电路板设计等。
3. 实验步骤
3.1 电路仿真
首先，我们需打开EDA工具，并导入所需的仿真器和电路元件库。
其次，我们需绘制电路图并进行仿真，根据仿真结果进一步分析和改进电路设计。
3.2 电路布局
在电路设计完成后，我们需进行电路布局，以便更精确地计算
电路性能和参数。
在布局过程中，我们需根据电路设计需求进行
元件排布，并考虑布局紧凑性和功耗等因素。
3.3 原理图设计
电路图设计是EDA工具中非常重要的一个环节，它可以帮助
我们全面了解电路设计的各个细节，确定电路元件的类型和参数，以及进一步优化电路性能。
3.4 印刷电路板设计
在进行电路仿真、布局、原理图设计后，我们需将电路设计转
化为印刷电路板（PCB）的形式。
在进行印刷电路板设计前，我
们需考虑各个细节，在选择印刷方式、器件布局、线路距离、阻
抗匹配等方面进行优化和调整。
4. 实验结论
通过本次实验，我深刻认识到EDA工具在电子设计中的应用
和重要性，并掌握了EDA工具的基本操作方法和流程。
此外，我
了解了EDA工具在电子设计和生产中的优势和局限性，对于今后
电子设计工作的开展和优化有很大的指导意义。
《EDA技术》实验报告
《EDA技术》实验报告
本次实验报告是关于EDA技术的研究和应用。
EDA技术全称电子设计自动化技术，能
够实现电子设计的自动化和优化。
首先，我们讨论了EDA技术的应用范围。
EDA技术主要应用于现代集成电路的设计和
制造，目的是提高电路的性能，并减少设计和制造的成本和时间。
EDA技术可用于设计各
种电路，包括数字电路、模拟电路、混合信号电路和射频电路等。
其次，我们介绍了EDA技术的主要工具。
EDA技术工具包括原理图编辑器、电路模拟器、布局编辑器和综合工具等。
这些工具可以协同工作，在电路设计的不同阶段对电路进
行分析和优化。
接着，我们描述了EDA技术的设计流程。
EDA技术的设计流程分为四个主要阶段：设计，模拟，综合和布局。
在设计阶段，设计师使用原理图编辑器和其他工具来设计电路。
在模拟阶段，设计师将电路模型装入电路模拟器中，并进行仿真以验证电路的功能和性能。
在综合阶段，设计师使用综合工具将电路转换为特定的逻辑网表文件。
在布局阶段，设计
人员使用布局编辑器来设置电路的物理布局。
最后，我们讨论了EDA技术的优缺点。
EDA技术的主要优点是提高电路设计的效率和
准确性，并减少了设计和制造的成本和时间。
然而，EDA技术也存在一些缺点，例如，设
计人员需要具备高水平的技术和知识，否则可能出现算法错误或设计缺陷。
综上所述，EDA技术在现代电子设备设计和制造中起着非常重要的作用，技术的发展
将会极大程度上促进电子设备的设计和制造的进步和发展。
eda实验报告完整版
eda实验报告完整版EDA实验报告一、文献综述EDA，全称为Exploratory Data Analysis，是一种数据探索性分析方法。
EDA通过多种可视化工具和数据分析技术快速探索数据集的特征和结构，从而发现其中的规律和异常，确定数据的可靠性和种类。
EDA的主要目的在于对数据进行全面的分析和理解，为后续的数据处理和建模提供参考。
EDA作为数据预处理的重要步骤，在数据分析和建模中占据着重要的地位。
目前，随着数据收集、存储和分析技术的快速发展，EDA正在成为数据分析中不可缺少的部分。
在大数据时代，EDA的发展已经超越了其传统的数据探索性分析功能，成为了快速调试和优化模型的重要手段。
二、实验目的本次实验旨在掌握EDA技术方法和可视化工具，在实际数据集中进行数据预处理和探索性分析。
主要目标包括：1.掌握常用的EDA方法和可视化工具。
2.通过对实际数据集处理和分析，了解数据的特征和结构。
3.确定数据集的质量、可靠性和种类。
4.为后续的数据处理和建模提供参考。
三、实验流程1.数据集的加载和清洗本次实验选用的数据集为Iris数据集，包含了鸢尾花的三个品种（Setosa、Versicolour、Virginica）的四个特征（sepal length、sepal width、petal length、petal width）共150个样本。
由于Iris数据集已经经过处理，因此不需要进行特殊的预处理。
为了更好地探索Iris数据集，我们将其存储为dataframe格式，以方便进行数据的各类统计和可视化。
2.数据特征的可视化在数据特征的可视化中，我们使用了多种可视化工具包括：ggplot2和ggpubr。
下面是我们在R语言环境下所使用的代码。
# 加载ggplot2和ggpubrlibrary(ggplot2)library(ggpubr)#加载Iris数据集data("iris")df = iris# 1.绘制直方图hist <- ggplot(df, aes(x = Sepal.Length)) +geom_histogram(fill = "blue", alpha = .5, bins = 30) +ggtitle("Distribution of Sepal.Length")# 2.绘制密度图density <- ggplot(df, aes(x = Sepal.Width, fill = Species)) +geom_density(alpha = .5) +scale_fill_manual(values = c("#00AFBB", "#E7B800", "#FC4E07")) +ggtitle("Density plot of Sepal.Width")# 5.绘制箱线图boxplot <- ggplot(df, aes(x = Species, y = Sepal.Length, fill = Species)) + geom_boxplot() +ggtitle("Boxplot of Sepal.Length by Species")上述代码会生成6个图表，分别为直方图、密度图、散点图、热力图、箱线图和柱状图。
EDA实验报告
实验三: 二位比较器的设计与实现一．实验简介：这个实验将指导你通过使用ISE软件进行简单的二位比较器的设计与实现。
二．实验目的：•使用ISE软件设计并仿真。
•学会程序下载。
三．实验原理：1．ISE软件是一个支持数字系统设计的开发2．用ISE软件进行设计开发时基于相应器件型号的。
注意：软件设计时选择的器件型号是与实际下载板上的器件型号相同。
3．图2-1所示为二位比较器的真值表，本实验中用Verilog语句来描述。
b[1] b[0] a[1] d[0]0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1a_eq_b a_gt_b a_lt_b1 0 00 1 00 1 00 1 00 0 11 0 00 1 00 1 00 0 10 0 11 0 00 1 00 0 10 0 10 0 11 0 0四．实验步骤：1．新建工程（1）双击桌面上“”图标，启动ISE软件(也可从开始菜单启动)。
每次打开ISE都会默认恢复到最近使用过的工程界面。
当第一次使用时，由于还没有历史工程记录，所以工程管理区显示空白。
选择File—New Project选项，在弹出的对话框中输入工程名称并指定工程路径。
（2）点击Next按钮进入下一页，选择所使用的芯片及综合、仿真工具。
计算机上安装的所有用于仿真和综合的第三方EDA工具都可以在下拉菜单中找到。
在图中我们选用了Spartan6 XC6SLX16芯片，采用CSG324封装，这是NEXYS3开发板所用的芯片。
另外，我们选择Verilog作为默认的硬件描述语言。
（3）再点击Next按钮进入下一页，这里显示了新建工程的信息，确认无误后，点击Finish 就可以建立一个完整的工程了。
（1）在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择New Source命令，选择Verilog Module输入，并输入Verilog文件名。
eda实验报告
EDA技术与 VHDL 实验报告电气工程系电子信息工程实验一： 1 位全加器设计实验目的：I1131.学习 QuartusII9.1 集成开发环境的使用方法以及如何建立工程和文件；2.用原理图输入设计法和VHDL 文本输入设计法设计1 位全加器；3.通过电路仿真和硬件验证，进一步了解1 位全加器的功能I113实验内容：用原理图输入设计法和VHDL 文本输入设计法分别设计1 位全加器，并下载到 CH4 实验箱上运行。
实验原理： 1 位全加器可以由两个半加器和一个或门连接而成， 因而可根据半加器的电路 （如图 3-1 所示）或真值表写出或门和半加器的 VHDL 描述。
然后根据图 3-2 写出全加器的顶层描述。
co a b so co0 0 0 0 aand20 1 1 0bnot xnor2so1 0 1 0111图 3-1半加器 h_adder 电路图及其真值表u1dh_adder a or2aainh_adder ccoutf_addercoutain A coAco f bbinsumbin BsoeBsou3sumcincinu2图 3-2全加器 f_adder 电路图及其实体模块实验步骤：1．打开实验箱电源； 2．输入移位寄存器 VHDL 程序；3．点击图标，进行分析和综合；4. 建立波形文件，进行功能仿真； 5．按接线图配置 FPGA 引脚； 6．点击图标 ,进行编译；7．下载 ****.sof 配置文件到 EP3C16Q240C8中；1 半加器的 vhdl 描述有两种，我用的是下面这种，布尔函数描述法 :（ 1）布尔函数描述方法的VHDL 源程序如下：LIBRARY IEEE; --半加器描述 (1)：布尔方程描述方法USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_adder ISPORT (a, b : IN STD_LOGIC;co, so : OUT STD_LOGIC);END ENTITY h_adder;ARCHITECTURE fh1 OF h_adder isBEGINso <= NOT(a XOR (NOT b)) ; co <= a AND b ;END ARCHITECTURE fh1;（ 2）或门逻辑描述：LIBRARY IEEE ; --或门逻辑描述USE IEEE.STD_LOGIC_1164.ALL;ENTITY or2a ISPORT (a, b :IN STD_LOGIC;c : OUT STD_LOGIC );END ENTITY or2a；ARCHITECTURE one OF or2a ISBEGINc <= a OR b ;END ARCHITECTURE one ;（ 3） 1 位二进制全加器顶层设计描述：LIBRARY IEEE; --1 位二进制全加器顶层设计描述USE IEEE.STD_LOGIC_1164.ALL;ENTITY f_adder ISPORT (ain， bin， cin : IN STD_LOGIC;cout ， sum: OUT STD_LOGIC );END ENTITY f_adder;ARCHITECTURE fd1 OF f_adder ISCOMPONENT h_adder--调用半加器声明语句PORT ( a， b :IN STD_LOGIC;co， so :OUT STD_LOGIC);END COMPONENT ；COMPONENT or2aPORT (a， b : IN STD_LOGIC;c : OUT STD_LOGIC);END COMPONENT；SIGNAL d， e，f : STD_LOGIC; --定义 3 个信号作为内部的连接线。
(完整word版)EDA实验报告
计算机学院计算机科学与技术专业1班____组、学号姓名协作者______________ 教师评定_________________实验题目_________基于Libero的数字逻辑设计仿真及验证实验_________1、熟悉EDA工具的使用；仿真基本门电路。
2、仿真组合逻辑电路。
3、仿真时序逻辑电路。
4、基本门电路、组合电路和时序电路的程序烧录及验证。
5、数字逻辑综合设计仿真及验证。
实验报告1、基本门电路一、实验目的1、了解基于Verilog的基本门电路的设计及其验证。
2、熟悉利用EDA工具进行设计及仿真的流程。
3、学习针对实际门电路芯片74HC00、74HC02、74HC04、74HC08、74HC32、74HC86进行VerilogHDL设计的方法。
二、实验环境Libero仿真软件。
三、实验内容1、掌握Libero软件的使用方法。
2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。
3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC00、74HC02、74HC04、74HC08、74HC32、74HC86相应的设计、综合及仿真。
）4、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86（任选一个．．．．的综合结果，以及相应的仿真结果。
四、实验结果和数据处理1、所有模块及测试平台代码清单．．(完整word版)EDA实验报告//74HC00代码-与非module HC00(A,B,Y);input [4:1]A,B;output [4:1]Y;assign Y=~(A&B);//与非endmodule//74HC00测试平台代码`timescale 1ns/1nsmodule testbench();reg [4:1] a,b;wire [4:1] y;HC00 u1(a,b,y);initialbegina=4'b0000;b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;a=4'b1111;b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;(完整word版)EDA实验报告endendmodule//74HC02代码-或非module HC02(A,B,Y);input [4:1]A,B;output [4:1]Y;assign Y=~(A|B);//或非endmodule//74HC02测试平台代码`timescale 1ns/1nsmodule testbench();reg [4:1] a,b;wire [4:1] y;HC00 u1(a,b,y);initialbegina=4'b0000;b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;a=4'b1111;b=4'b0001;(完整word版)EDA实验报告#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;endendmodule//74HC04代码-非module HC04(A,Y);input [4:1]A;output [4:1]Y;assign Y=~A;endmodule//74HC04测试平台代码`timescale 1ns/1nsmodule testbench();reg [4:1] a,b;wire [4:1] y;HC00 u1(a,b,y);initialbegina=4'b0000;b=4'b0001;#10 b=b<<1;(完整word版)EDA实验报告#10 b=b<<1;#10 b=b<<1;a=4'b1111;b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;endendmodule//74HC08代码-与module HC08(A,B,Y);input [4:1]A,B;output [4:1]Y;assign Y=A&B;endmodule//74HC08测试平台代码`timescale 1ns/1nsmodule testbench();reg [4:1] a,b;wire [4:1] y;HC00 u1(a,b,y);initialbegin(完整word版)EDA实验报告a=4'b0000;b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;a=4'b1111;b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;endendmodule//74HC32代码-或module HC32(A,B,Y);input [4:1]A,B;output [4:1]Y;assign Y=A|B;endmodule//74HC32测试平台代码`timescale 1ns/1nsmodule testbench();reg [4:1] a,b;wire [4:1] y;(完整word版)EDA实验报告HC00 u1(a,b,y);initialbegina=4'b0000;b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;a=4'b1111;b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;endendmodule//74HC86代码-异或module HC86(A,B,Y);input [4:1]A,B;output [4:1]Y;assign Y=A^B;endmodule//74HC86测试平台代码`timescale 1ns/1ns(完整word 版)EDA 实验报告module testbench(); reg [4:1] a,b; wire [4:1] y;HC00 u1(a,b,y);initial begin a=4'b0000;b=4'b0001; #10 b=b<<1; #10 b=b<<1; #10 b=b<<1;a=4'b1111;b=4'b0001; #10 b=b<<1; #10 b=b<<1;#10 b=b<<1;endendmodule2、第一次仿真结果（任选一个．．．．门，请注明，．．．．．．插入截图，．．．．．下同．．）。
eda实验报告
eda实验报告概述：数据探索性分析（Exploratory Data Analysis，简称EDA）是指对已有数据进行初步审查，以了解数据的基本特征和结构，寻找数据中的规律、异常和不一致性，并提供给后续分析、建模等工作依据。
本文将对一组给定数据进行EDA分析，并探讨其数据特征和可能存在的问题。
数据来源：本次实验所使用的数据集来自某电商平台。
该数据集包含了用户在该平台上的购物交易记录，以及与之相关的用户信息、商品信息和交易信息等。
数据概览：通过对数据进行初步观察，共计有10000条交易记录，每条记录包含35个字段，字段涵盖了用户ID、商品ID、购买数量、交易时间、交易金额等信息。
同时，还有多个辅助字段，如用户所属地域、商品类别等。
数据清洗：在进行EDA之前，首先需要对数据进行清洗，以确保数据的完整性和准确性。
在数据清洗的过程中，我们首先发现存在缺失值问题，约有5%的数据存在缺失值。
对于缺失值部分，根据业务背景和数据集的特点，我们采取了不同的策略进行填充，如用中位数填充数值型数据，用众数填充类别型数据，并特别注意避免在填充过程中引入偏差。
数据探索：在完成数据清洗后，我们将对数据进行进一步的探索，并提取有意义的特征以支持后续的分析工作。
1. 用户分析：首先，我们对用户进行分析，探究其消费行为和购物习惯。
通过计算每个用户的购买次数和购买金额，我们可以得到用户的消费能力、忠诚度等信息。
同时，还可以通过对用户的交易时间和购买品类的偏好进行分析，了解用户的购物偏好和消费习惯。
2. 商品分析：其次，我们对商品进行分析，包括商品销量、商品类别、商品价格等。
通过对商品销售额的统计，可以了解到哪些商品是热门商品，有助于进行存货管理和销售策略的优化。
同时，还可以通过对不同商品类别的分析，发现用户的兴趣点，为商品推荐和个性化营销提供依据。
3. 交易分析：最后，我们对交易进行分析，包括交易时间、交易金额、交易地域等。
通过对交易时间和地域的分析，可以了解到销售旺季和销售区域，有助于制定优惠策略和市场营销活动。
EDA实验报告(包含多个实验)
海南大学EDA实验报告学院：信息科学与技术学院专业班级：09理科实验班课程：EDA任课教师：***姓名：***学号：**************实验一 MAX –plusII及开发系统使用一、实验目的1、熟悉利用MAX-plusⅡ的原理图输入方法设计简单的组合电路2、掌握层次化设计的方法3、熟悉DXT-BⅢ型EDA试验开发系统的使用二、主要实验设备PC 机一台（中档以上配置），DXT-B3 EDA实验系统一台。
三、实验原理数字系统设计系列实验是建立在数字电路基础上的一个更高层次的设计性实验。
它是借助可编程逻辑器件（PLD），采用在系统可编程技术（ISP），利用电子设计自动化软件（EDA），在计算机（PC）平台上进行的。
4位全加器设计一个4位全加器可以由4个1位全加器构成，如图1.1所示，1位的全加器串行联接可以实现4位的二进制全加器。
图1.1 4位全加器电路原理图1位全加器可以由两个半加器和一个或门构成，如图1.2所示。
图1.2 全加器电路原理图1位半加器可以由与、或、非等基本门构成，如图1.3所示。
图1.3 半加器电路原理图根据实验原理中，采用层次法设计一个4位全加器。
四、实验步骤1、如图1.3所示，利用MAX-plusⅡ中的图形编辑器设计一半加器，进行编译、仿真，并将其设置成为一元件（可根据需要对元件符号进行调整）。
注意：编译之前必须将文件设为当前文件。
2、建立一个更高得原理图设计层次，如图1.2所示，利用前面生成的半加器元件设计一全加器，进行编译、仿真，并将其设置成为一元件（可根据需要对元件符号进行调整）。
3、再建立一个更高得原理图设计层次，如图1.1所示，利用前面生成的半加器元件设计一全加器，进行编译、仿真。
五、实验报告要求：详细描述4位全加器的设计过程，给出各层的电路原理图、元件图（原理图）以及对应的仿真波形；给出加法器的延时情况；最后给出硬件测试的流程和结果。
1)半加器图半加器仿真图2)全加器图全加器仿真图3)四位全加器仿真图实验二十进制计数器一、实验目的学习时序电路的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。
EDA实验报告
EDA实验报告一、实验目的本次 EDA 实验的主要目的是熟悉电子设计自动化（EDA）软件的使用，掌握数字电路的设计、仿真和实现流程，提高对数字逻辑电路的理解和设计能力。
二、实验设备与环境1、计算机一台2、 EDA 软件（如 Quartus II 等）三、实验原理1、数字逻辑基础数字电路中的基本逻辑门包括与门、或门、非门、与非门、或非门等。
通过这些基本逻辑门的组合，可以实现各种复杂的数字逻辑功能。
2、组合逻辑电路组合逻辑电路的输出仅取决于当前的输入，不存在存储单元。
常见的组合逻辑电路有加法器、编码器、译码器等。
3、时序逻辑电路时序逻辑电路的输出不仅取决于当前的输入，还与电路的过去状态有关。
常见的时序逻辑电路有计数器、寄存器等。
四、实验内容1、设计一个简单的加法器使用基本逻辑门设计一个两位加法器，输入为两个两位的二进制数A 和 B，输出为它们的和 S 以及进位 C。
2、设计一个 4 位计数器实现一个 4 位的计数器，能够在时钟信号的上升沿进行计数，计数范围为 0 到 15。
3、设计一个数码管显示译码器将输入的 4 位二进制数转换为数码管的 7 段显示编码，实现数字 0 到 9 的显示。
五、实验步骤1、加法器设计（1）打开 EDA 软件，创建一个新的项目。
（2）使用原理图输入方式，绘制出加法器的逻辑电路图，包括两个半加器和一个或门。
（3）对设计进行编译，检查是否存在语法错误。
（4）创建仿真文件，设置输入信号的激励，进行功能仿真，观察输出结果是否符合预期。
2、计数器设计（1）在项目中新建一个模块，使用 Verilog HDL 语言描述计数器的功能。
（2）编写测试代码，对计数器进行仿真验证。
（3）将计数器下载到硬件开发板上，通过观察实际的输出结果验证其功能。
3、数码管显示译码器设计（1）同样使用原理图输入方式，设计数码管显示译码器的逻辑电路。
（2）进行编译和仿真，确保译码器的功能正确。
（3）将译码器与计数器连接起来，实现数码管的动态显示。
eda课程设计实验报告
eda课程设计实验报告一、课程目标知识目标：1. 学生能理解EDA（电子设计自动化）的基本概念，掌握EDA工具的使用方法。
2. 学生能运用所学知识，设计并实现基本的数字电路。
3. 学生了解数字电路的设计流程，掌握设计规范，具备初步的电路分析能力。
技能目标：1. 学生能独立操作EDA软件，完成电路的原理图绘制、仿真和布局布线。
2. 学生通过实验报告的撰写，提高实验数据分析、总结归纳的能力。
3. 学生在小组合作中，提高沟通协调能力和团队协作能力。
情感态度价值观目标：1. 学生培养对电子科学的兴趣，激发创新意识，增强实践能力。
2. 学生在实验过程中，形成严谨的科学态度，提高问题解决能力。
3. 学生通过课程学习，认识到科技发展对国家和社会的重要性，增强社会责任感。
课程性质：本课程为实践性较强的电子设计课程，旨在培养学生的实际操作能力、创新意识和团队合作精神。
学生特点：六年级学生具有一定的电子知识基础，好奇心强，喜欢动手实践，但需加强对理论知识的理解和应用。
教学要求：结合学生特点，注重理论与实践相结合，充分调动学生的积极性，提高学生的实践能力和创新能力。
将课程目标分解为具体的学习成果，便于教学设计和评估。
二、教学内容根据课程目标，本章节教学内容主要包括以下几部分：1. EDA基本概念与工具介绍- 电子设计自动化原理简介- 常用EDA软件功能与操作方法2. 数字电路设计基础- 数字电路基本元件及功能- 原理图绘制与仿真分析3. 布局布线与PCB设计- PCB设计流程与方法- 布局布线技巧与规范4. 实验报告撰写- 实验数据整理与分析- 实验总结与反思教学大纲安排如下：第一周：- EDA基本概念与工具介绍- 数字电路基本元件及功能第二周：- 原理图绘制与仿真分析第三周：- 布局布线与PCB设计第四周：- 实验报告撰写教学内容与教材关联性：本教学内容与教材《电子技术基础与实践》第六章“电子设计自动化”相关章节紧密相连，确保了教学内容的科学性和系统性。
(完整word版)EDA实验报告-实验2-数码管扫描显示电路
暨南大学本科实验报告专用纸课程名称 EDA 实验 成绩评定 实验项目名称 数码管扫描显示电路 指导教师 郭江陵 实验项目编号 02 实验项目类型 验证 实验地点 B305 学院 电气信息学院 系 专业 物联网工程 组号: A6一、实验前准备本实验例子使用独立扩展下载板EP1K10_30_50_100QC208(芯片为EP1K100QC208）。
EDAPRO/240H 实验仪主板的VCCINT 跳线器右跳设定为3。
3V ； EDAPRO/240H 实验仪主板的VCCIO 跳线器组中“VCCIO3.3V"应短接，其余VCCIO 均断开；独立扩展下载板“EP1K10_30_50_100QC208”的VCCINT 跳线器组设定为2。
5V ；独立扩展下载板“EP1K10_30_50_100QC208”的VCCIO 跳线器组设定为3。
3V 。
请参考前面第二章中关于“电源模块"的说明。
二、实验目的1、了解时序电路设计。
2、制作一个数码管显示的7段译码电路，以备以后调用.三、实验原理在电子电路显示部分里,发光二极管(LED)、七段显示数码管、液晶显示(LCD)均是十分常见的人机接口电路.通常点亮一个LED 所需的电流在5～20mA 之间，电流愈大，LED 的亮度也高,相对的使用寿命也愈短。
若以10mA 导通电流来估算一个接5V 的串接电阻值计算应为：(5－1.6）/10mA ≈0.34K Ω。
七段显示数码管分为共阳、共阴二种极性。
它们等效成八个LED 相连电路。
共阴极七段显示器的LED位置定义和等效电路共阴极七段显示码十六进制转换表四、实验内容用拨码开关产生8421BCD码，CPLD器件产生译码及扫描电路，把BCD码显示在LED数码管上，通过改变扫描频率观察数码管刷新效果。
五、实验要求学习在MAX+PLUS II中使用VHDL设计功能模块，并将所生成的功能模块转换成MAX+PLUS II原理图的符号库，以便在使用原理图时调用该库。
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西华大学实验报告（理工类）开课学院及实验室： 电气与电子信息信息学院 实验时间 ： 年 月 日一、实验目的1．熟习Quartus II 软件的使用；2. 掌握用原理图输入法和硬件描述语言（Verilog HDL ）两种方法来设计逻辑电路；3. 对设计电路作硬件验证；二、实验原理1.用原理图输入法来设计一个半加器电路参照图1-1(P57)来完成一个半加器电路的设计，其中a 、b 为一位的加数与被加数信号，he 、jw 分别为和与进位信号。
存盘仿真后，观察仿真波形，并用硬件验证电路的功能。
图1-1 半加器电路原理图2. Quartus II 软件目前版本已达到10.0以上，但对于初学者来说采用6.0或7.1版本最为适合。
6.0与7.1版本相比更稳定，因此本实验采用Quartus II 6.0，而7.1版本界面与6.0非常相似，学会6.0版本的使用也就学会了7.1版本的使用。
3. Quartus II 软件设计电路流程：（1）新建一个工程：每设计一个电路就必须新建一个工程!所有的设计文件都装在工程目录中，并由软件管理。
（2）设计输入：告诉软件你要设计的电路是什么。
A．原理图设计方法-----用原理图编辑器画出电路图。
B．本文输入-----用文本编辑器采用硬件语言描述电路(电路主流设计方式)。
（3）编译将设计电路的功能与PLD芯片结合，并提取出仿真所需的时序参数。
（4）仿真软件验证电路功能是否实现。
（5）编程、配置与硬件测试用下载电缆完成器件的编程与配置，做硬件测试。
原理图输入法设计半加器电路与描述语言设计3-8译码器区别在于流程的第二步设计输入。
三、实验设备、仪器及材料电脑、EDA软件（Quartus II）、实验箱、下载电缆、连接导线。
四、实验步骤（按照实际操作过程）（一）用原理图输入法完成半加器的设计步骤：1.新建一个工程：(必须完成这一步骤)(1)进入Windows 操作系统，双击Quartus II图标，启动软件。
(2)单击File \ New Project Wizard菜单，出现对话框点击next。
在界面中相应位置中输入文件名路径与设计工程的名字，最后点击finish，完成设计工程建立。
(3)在点击Assignment \ Device菜单，出现如下对话框，点击选择器件（本设计选用EPF10K10）。
2.在原理图设计输入(1)点击菜单File \ New，选择Block Diagram/Schematic File，点OK，启动原理图编辑器。
(2)画出半加器原理图a. 在原理图空白处双击，会出现元件选择对话框，在name处输入元件名，点OK完成元件放置。
依次放置1个两输入端与门（and2）、1个异或门（xor）2个输入端口（input）、1个输出端口（output）在原理图上；b. 添加连线到器件的管脚上把鼠标移到元件引脚附近，则鼠标光标自动由箭头变为十字，按住鼠标右键拖动，即可画出连线, 参照图1-1连好相应元件的输入、输出脚。
c. 更改信号名双点输入、输出管脚，在对话框中改信号名d.保存原理图单击保存按钮，以默认名保存。
3．编译(1)点击菜单栏上红色箭头所指的工具图标，完成编译。
(2)锁定管脚再编译点击Assignment \ Pins菜单。
从图中可以看到信号a, b, he, jw，这些信号在硬件测试之前，必须与管脚锁定。
以锁定a信号管脚为例，双击a信号对应Location一栏，出现IO管脚选择列，选择PIN_16。
信号a就被锁在了芯片第16管脚上了。
按一样的方法将b，he，jw锁在空闲的IO口上。
信号锁定到管脚要生效，必须再按(1)步骤重新编译一次。
4．仿真(1)编译没有错误后进行仿真。
点击File \ New菜单。
选择other files中的vector waveform file。
画出输入波形，执行仿真命令，启动仿真并观察仿真波形，进行设计电路的功能验证。
(2) 双击空白处，弹出对话框，单击Node Finder。
(3) 按图依次操作选择信号(4) 按图操作画出信号输入波形5．硬件测试在教师指导下接好下载电缆，连好拔码开关与LED灯，验证电路功能。
（二）用Verilog HDL语言完成3-8译码器的设计步骤(除文本输入外，其余步骤与上一个实验一致)：（1）、运行Quartus II软件，先建立一个新的项目。
（2）、启动File \ New菜单命令（如图1-21）;（3）、选择verilog hdl file，点击OK后，键入上面“二、实验内容(2)”中的程序。
（4）、以默认文件名和路径保存。
（5）、参照原理图输入设计进行仿真，并观察仿真波形，以验证所设计电路的功能。
五、实验过程记录(数据、图表、计算等)学生手写六、实验结果分析及问题讨论学生手写（谈谈使用原理图输入法和Verilog HDL语言设计两种方法的优劣心得。
2. 谈谈PLD与专用芯片ASIC的最大区别。
）西华大学实验报告（理工类）开课学院及实验室：电气与电子信息信息学院实验时间：年月日一、实验目的1．熟习Quartus II软件的使用；2. 掌握用原理图输入法和硬件描述语言（Verilog HDL）两种方法来设计逻辑电路；3. 通过电路的仿真和硬件验证，进一步了解8位移位寄存器功能。
二、实验原理移位寄存器主要是将串行输入的数据依次移入到寄存中，可用于串行预置初值、串并转换等场合。
它主要在时钟作用下依次左移（或右移），通过非阻塞性过程赋值及for循环语句来实现。
难点在于理解移位寄存器的工作原理后，用Verilog HDL语言的for循环语句、非阻塞性过程赋值来设计该移位寄存器。
其难点是要仿真出移位寄存器的工作波形，然后通过观测仿真波形，来验证该移位寄存器的功能，并理解阻塞性过程赋值与非阻塞性过程赋值的区别。
三、实验设备、仪器及材料电脑、EDA软件（Quartus II）、实验箱、下载电缆、连接导线。
四、实验步骤（按照实际操作过程）用Verilog HDL语言设计移位寄存器的步骤：（1）、运行QUARTUS II软件（2）、启动File\ New菜单命令（如图4-1）；（3）、选择verilog hdl file，点击OK后，键入上面“二、实验内容”中的程序；（4）、在目录中存成shiter8.V 文件，然后进行编译。
（5）、仿真设计文件启动Quartus II \ File \ New菜单，选择other files中的vector waveform file。
以默认文件名存盘，执行仿真命令，启动仿真并观察仿真波形，并对设计电路的进行功能验证。
五、实验过程记录(数据、图表、计算等)学生手写六、实验结果分析及问题讨论学生手写（试设计一下8位右移移位寄存器，并比较8位左移和右移移位寄存器不同点）西华大学实验报告（理工类）开课学院及实验室： 电气与电子信息信息学院 实验时间 ： 年 月 日一、实验目的1．熟习Quartus II 软件的使用；2. 掌握用Verilog HDL 硬件描述语言来设计基于混合电路的十进制加法计数器；3. 通过电路的仿真和硬件验证，进一步了解加法计数器的功能，并深入理解Verilog HDL 语言中组合逻辑电路和时序逻辑电路的设计。
二、实验原理实验设计的加法计数器的计数范围为20 ― 100，当clk 计数脉冲输入端有上升沿时，计数值count_reg 加1，再将count_reg 加上20后输出到计数输出端count 。
本实验技术重点在于理解用组合逻辑电路和时序逻辑电路共同设计20 ― 100加法计数器，并用Verilog HDL 硬件描述语言来设计该加法计数器；并熟练掌握持续赋值语句（assign ）和过程赋值语句（always ）的使用。
其难点是在于合理使用持续赋值语句和if 语句使计数器计数初值为20，并且计数终值为100，然后通过观测仿真波形，来验证该加法计数器的功能。
三、实验设备、仪器及材料电脑、EDA 软件（Quartus II ）、实验箱、下载电缆、连接导线。
四、实验步骤（按照实际操作过程）用Verilog HDL 语言设计20 ― 100加法计数器的步骤： （1）、运行QUARTUS II 软件西华大学实验报告（2）、启动File\ New菜单命令，（3）、选择verilog hdl file，点击OK后，键入参考源程序程序；（4）、存成couter.V 文件，然后进行编译。
（5）、仿真设计文件启动Quartus II \ File\ New菜单，选择other files中的vector waveform file。
在波形图中，设置计数脉冲输入clk时钟波形，并将波形文件以默认文件名存盘。
执行仿真命令，启动仿真并观察仿真波形，并对设计电路的进行功能验证。
五、实验过程记录(数据、图表、计算等)学生手写西华大学实验报告六、实验结果分析及问题讨论学生手写（1. 如要将设计的加法计数器改为减法计数器，该如何修改设计？2. 如要在所设计的加法计数器基础上增加一个进位位输出，又该如何修改设计？）西华大学实验报告（理工类）开课学院及实验室：电气与电子信息信息学院实验时间：年月日一、实验目的1．熟习Quartus II软件的使用；2. 熟习使用LPM函数设计复杂的时序电路方法；3. 掌握锁定管脚、下载方法；二、实验原理在电路中调用LPM函数（又叫强函数），即参数化的电路功能模块。
QUARTUS II软件支持的LPM函数种类较多，这里主要使用有加减法功能的LPM_ADD_SUB函数（其原理框如图所示。
必须要设置好该LPM函数诸如加、减法控制器、其中一个加数是否为常数、数据宽度等参数，让其实现相应的功能。
设置方法正如前述试验方法一和方法二所述。
进位被加数被减数加数减数和进位图4.1三、实验设备、仪器及材料电脑、EDA软件（Quartus II）、实验箱、下载电缆、连接导线。
四、实验步骤（按照实际操作过程）用Verilog HDL 语言设计四位加法器的步骤： （1）、运行QUARTUS II 软件 （2）、启动File\ New 菜单命令（如图4-1）； （3）、选择verilog hdl file ，点击OK 后，键入上面“二、实验内容”中的程序； （4）、在目录中存成test_add.V 文件，点击菜单assignment\device ，EPF10KLC84-3器件（family 中的Flex10k ），选择然后进行编译。
（5）、仿真设计文件启动Quartus II \ File \ New 菜单，选择other files 中的vector waveform file 。
以默认文件名存盘，执行仿真命令，启动仿真并观察仿真波形，并 对设计电路的进行功能验证。