数字逻辑电路设计课程设计实验报告

数字逻辑电路设

计课程设计

——多功能数字钟

学校

专业班级

姓名

学号

数字系统综合设计

——多功能数字钟实验目的

1.学会将VHDL程序生成为自己的逻辑器件；

2.学会应用数字系统方法进行电路设计；

3.能够更加熟练得运用VHDL语言来编写、开发自己的数字电路；

4.进一步掌握Quartus Ⅱ软件的用法；

5.理解和实践编写较大型逻辑电路的步骤和方法，深入理解层

次化设计方法；

6.培养综合实验能力。

设计目的

1.拥有正常的时、分、秒及时功能。

2.能利用实验板上的按键实现校时、校分及秒清零。

3.能利用实验板上的扬声器做整点报时。

4.闹钟功能。

5.在MAXPLUS Ⅱ中采用层次化设计方法进行设计。

6.完成全部电路设计后在实验板上下载，验证设计课题的正确

性。

设计方案

根据图1-1的总体设计框图，可以将整个系统分为6个模块来实现，分别是计时模块、校时模块、整点报时模块、分频模块、动态显示模块及闹钟模块。

图1-1 多功能数字钟总体设计框图1

1.计时模块

该模块的设计相对简单，使用一个二十四进制和两个六十进制计数器级联，构成数字钟的基本框架。二十四进制计数器用于计时，六十进制计数器用于计分和计秒。只要给秒计数器一个

1Hz的时钟脉冲，则可以进行正常计时。分计数器以秒计数器的进位作为计数脉冲，小时计数器以分计数器的进位作为计数脉冲。

2.校时模块

校时模块设计要求实现校时、校分以及秒清零功能。

✧按下校时键，小时计数器迅速递增以调至所需要的小时

位。

✧按下校分键，分计数器迅速递增以调至所需要的分位。

✧按下清零键，将秒计数器清零。

在设计此模块时要注意屏蔽校分时分计数器的进位信号，以防止小时计数器计数；利用D触发器消除校时校分是的按键抖动；计时采用1Hz的脉冲驱动计数器计数，而校对时间时应选用相对高频率的信号驱动计数器以达到快速校对时间的目的。

3.整点报时模块

该模块的功能要求是：计时到59分50秒时，每两秒一次低音报时，整点进行高音报时，可以将报时信号接到试验板上的扬声器输出。而不同频率的脉冲信号区分低音和高音报时。比如可用500Hz的信号进行低音报时信号，1kHz信号作为高音报时信号。

进行报时的条件是计数器计数到所要求的时间点，因而需要实现一个比较模块，将分计数器和秒计数器的输出连至比较模块输入端完成比较过程。

4.分频模块

在本系统中需要用到多种不同频率的脉冲信号，上至高音报时信号，下至计秒脉冲。所有这些脉冲信号均可以通过一个基准频率分频器生成。基准频率分频器就是一个进制很大的计数器，

利用计数器的分频功能，从不同的输出位得到所需要的不同频率的脉冲信号。

5.动态显示显示模块

时间的显示需用用到6个数码管，需要将小时高到秒低位工6组输出按顺序锁定到6个数码管上即可。在这种情况下，需要用动态扫描的方式实现时间显示。

6.闹钟模块

闹钟模块要求数字钟计时到所设定的任意时间时均能驱动扬声器报时。该模块的设计应该考虑到以下几个问题。

✧设定的闹钟的时间，应使用新的计数器进行存储，与正

常的计时互不烦扰。

✧与正常计时状态的显示切换。可以设定一个按键用于设

定是将计时时间还是将闹钟时间状态送至动态显示模块。

✧应实现一个比较模块，当计时到与闹钟时间相等时，驱

动扬声器鸣叫。

✧闹钟响声应限制在一定时间内，且在这段时间内可以通

过按键取消闹时状态。

设计过程

在本次实验中，我们首先在Quartus Ⅱ中建立一个工程项目。然后再此工程项目中首先用VHDL语言编写了一个24进制计数器，接着将该文件设置为顶层文件，对该24进制计数器的编译

并修改其中的语法错误。编译通过之后，建立了Vector Waveform File (.vwf)类型的仿真文件，经过对输入信号设置仿真输入后，对该24进制计数器进行仿真。通过仿真，进一步修改程序中存在的逻辑错误。

随后，用同样的方法写成了60进制计数器、不同输出频率的分频器、数码管显示时用到的动态扫描模块、两路分配器、整点报时器、BCD码译码器、闹铃控制器和闹钟时间比较器。

接下来，我们将自己所写，编译通过的这些代码生成为相应的逻辑器件。再用这些逻辑器件、混合Quartus中的二路选择器连接成各个计时、报时、闹时等模块。

最后将这些模块根据他们之间的逻辑关系连接起来。编译通过之后，为各个输入输出接到相应的引脚上。再通过一次编译之后，我们就可以把它下载到实验板上，验证自己的设计了。通过在实验板上的验证，在修改电路中的逻辑错误会后，我们自己的多功能数字钟就设计完成了。

原理叙述

我的设计电路顶层电路图如图1-2所示。

首先是计时模块。在本电路中，基础的是用一个60进制计数器作为秒计数器，再用一个60进制计数器作为分计时器，秒计时器的进位输入作为分计时器的时钟信号输入。用24进制计数器作为小时计数器，分计时器的进位输出作为小时计数器的时

钟信号。将时分秒计数器的计时输出输送到BCD码译码器端进译为七段显示器的控制信号，将译码的结果送到显示器段进行显示。

图1-2 多功能数字钟顶层电路图1

校时校分模块中，有一个外部输入端，该输入端的输入信号经过两路分配器，输送到电路中的计时模块。当输入端有有效电平时，十、分计数器分别对应接收一个4Hz的信号作为时钟信号，并分别对应加1.在此模块中，分别用三个D触发器以实现消除抖动的作用。秒清零的按键按下时，秒计数器的清零信号进行异步清零工作。